동기 및 비동기 순차 회로 FIFO 소스 소스 소스 코드 및 테스트 절차. rar 전체 소스 코드입니다.




File list:
FIFO_Asyn
........\work
........\....\@f@i@f@o_@buffer
........\....\................\verilog.asm
........\....\................\_primary.dat
........\....\................\_primary.vhd
........\....\@ser_@par_@conv_32
........\....\..................\verilog.asm
........\....\..................\_primary.dat
........\....\..................\_primary.vhd
........\....\t_@f@i@f@o_@clock_@domain_@synch
........\....\................................\verilog.asm
........\....\................................\_primary.dat
........\....\................................\_primary.vhd
........\....\write_synchronizer
........\....\..................\verilog.asm
........\....\..................\_primary.dat
........\....\..................\_primary.vhd
........\....\_info
........\FIFO_Buffer.v
........\FIFO_Buffer.v.bak
........\my_FIFO_Asyn.cr.mti
........\my_FIFO_Asyn.mpf
........\Ser_Par_Conv_32.v
........\t_FIFO_Clock_Domain_Synch.v
........\t_FIFO_Clock_Domain_Synch.v.bak
........\vsim.wlf
........\write_synchronizer.v
FIFO_Syn
.......\work
.......\....\@f@i@f@o_@buffer
.......\....\................\verilog.asm
.......\....\................\_primary.dat
.......\....\................\_primary.vhd
.......\....\t_@f@i@f@o_@buffer
.......\....\..................\verilog.asm
.......\....\..................\_primary.dat
.......\....\..................\_primary.vhd
.......\....\_info
.......\FIFO_Buffer.v
.......\FIFO_Syn.cr.mti
.......\FIFO_Syn.mpf
.......\t_FIFO_Buffer.v
.......\vsim.wlf