VHDL 스테퍼 모터 제어, 전체의 절반 - 액텔의의 FPGA의 사용 단계를 쇠약




File list:
stepper_ip
.........\component
.........\constraint
.........\coreconsole
.........\designer
.........\........\impl1
.........\........\.....\simulation
.........\........\.....\top_stepper_ip.dtf
.........\........\.....\..................\verify.log
.........\........\.....\designer.log
.........\........\.....\designer_genhdl.log
.........\........\.....\top_stepper_ip.adb
.........\........\.....\top_stepper_ip.ide_des
.........\........\.....\top_stepper_ip.stp
.........\........\.....\top_stepper_ip.tcl
.........\hdl
.........\...\baud_clk_gen.v
.........\...\clkdiv_20M_to_10M.v
.........\...\clk_by_2.v
.........\...\clk_gen.v
.........\...\debounce.v
.........\...\debounce_blk.v
.........\...\divideby5.v
.........\...\div_by_16.v
.........\...\global.v
.........\...\mux_hw_sw.v
.........\...\PLL20_to_10.v
.........\...\pwm_gen_stepper.v
.........\...\recv_control.v
.........\...\serial.v
.........\...\stepper_clk_gen.v
.........\...\stepper_ip.v
.........\...\stepper_module.v
.........\...\top_serial.v
.........\...\top_stepper.v
.........\...\top_stepper_ip.v
.........\...\xmit_control.v
.........\phy_synthesis
.........\simulation
.........\..........\postsynth
.........\..........\.........\baud_clk_gen
.........\..........\.........\............\verilog.psm
.........\..........\.........\............\_primary.dat
.........\..........\.........\............\_primary.dbs
.........\..........\.........\............\_primary.vhd
.........\..........\.........\clkdiv_20@m_to_10@m
.........\..........\.........\...................\verilog.psm
.........\..........\.........\...................\_primary.dat
.........\..........\.........\...................\_primary.dbs
.........\..........\.........\...................\_primary.vhd
.........\..........\.........\clk_by_2
.........\..........\.........\........\verilog.psm
.........\..........\.........\........\_primary.dat
.........\..........\.........\........\_primary.dbs
.........\..........\.........\........\_primary.vhd
.........\..........\.........\clk_by_2_1
.........\..........\.........\..........\verilog.psm
.........\..........\.........\..........\_primary.dat
.........\..........\.........\..........\_primary.dbs
.........\..........\.........\..........\_primary.vhd
.........\..........\.........\clk_by_2_10
.........\..........\.........\...........\verilog.psm
.........\..........\.........\...........\_primary.dat
.........\..........\.........\...........\_primary.dbs
.........\..........\.........\...........\_primary.vhd
.........\..........\.........\clk_by_2_11
.........\..........\.........\...........\verilog.psm
.........\..........\.........\...........\_primary.dat
.........\..........\.........\...........\_primary.dbs
.........\..........\.........\...........\_primary.vhd
.........\..........\.........\clk_by_2_12
.........\..........\.........\...........\verilog.psm
.........\..........\.........\...........\_primary.dat
.........\..........\.........\...........\_primary.dbs
.........\..........\.........\...........\_primary.vhd
.........\..........\.........\clk_by_2_13
.........\..........\.........\...........\verilog.psm
.........\..........\.........\...........\_primary.dat
.........\..........\.........\...........\_primary.dbs
.........\..........\.........\...........\_primary.vhd
.........\..........\.........\clk_by_2_14
.........\..........\.........\...........\verilog.psm
.........\..........\.........\...........\_primary.dat
.........\..........\.........\...........\_primary.dbs
.........\..........\.........\...........\_primary.vhd
.........\..........\.........\clk_by_2_15
.........\..........\.........\...........\verilog.psm
.........\..........\.........\...........\_primary.dat
.........\..........\.........\...........\_primary.dbs
.........\..........\.........\...........\_primary.vhd
.........\..........\.........\clk_by_2_16
.........\..........\.........\...........\verilog.psm
.........\..........\.........\...........\_primary.dat
.........\..........\.........\...........\_primary.dbs
.........\..........\.........\...........\_primary.vhd
.........\..........\.........\clk_by_2_17
.........\..........\.........\...........\verilog.psm
.........\..........\.........\...........\_primary.dat
.........\..........\.........\...........\_primary.dbs
.........\..........\.........\...........\_primary.vhd
.........\..........\.........\clk_by_2_2
.........\..........\.........\..........\verilog.psm
.........\..........\.........\..........\_primary.dat
.........\..........\.........\..........\_primary.dbs
.........\..........\.........\..........\_primary.vhd
.........\..........\.........\clk_by_2_21
.........\..........\.........\...........\verilog.psm
.........\..........\.........\...........\_primary.dat
.........\..........\.........\...........\_primary.dbs
.........\..........\.........\...........\_primary.vhd
.........\..........\.........\clk_by_2_22
.........\..........\.........\...........\verilog.psm
.........\..........\.........\...........\_primary.dat
.........\..........\.........\...........\_primary.dbs
.........\..........\.........\...........\_primary.vhd
.........\..........\.........\clk_by_2_23
.........\..........\.........\...........\verilog.psm
.........\..........\.........\...........\_primary.dat
.........\..........\.........\...........\_primary.dbs
.........\..........\.........\...........\_primary.vhd
.........\..........\.........\clk_by_2_24
.........\..........\.........\...........\verilog.psm
.........\..........\.........\...........\_primary.dat
.........\..........\.........\...........\_primary.dbs
.........\..........\.........\...........\_primary.vhd
.........\..........\.........\clk_by_2_25
.........\..........\.........\...........\verilog.psm
.........\..........\.........\...........\_primary.dat
.........\..........\.........\...........\_primary.dbs
.........\..........\.........\...........\_primary.vhd
.........\..........\.........\clk_by_2_3
.........\..........\.........\..........\verilog.psm
.........\..........\.........\..........\_primary.dat
.........\..........\.........\..........\_primary.dbs
.........\..........\.........\..........\_primary.vhd
.........\..........\.........\clk_by_2_4
.........\..........\.........\..........\verilog.psm
.........\..........\.........\..........\_primary.dat
.........\..........\.........\..........\_primary.dbs
.........\..........\.........\..........\_primary.vhd
.........\..........\.........\clk_by_2_5
.........\..........\.........\..........\verilog.psm
.........\..........\.........\..........\_primary.dat
.........\..........\.........\..........\_primary.dbs
.........\..........\.........\..........\_primary.vhd
.........\..........\.........\clk_by_2_6
.........\..........\.........\..........\verilog.psm
.........\..........\.........\..........\_primary.dat
.........\..........\.........\..........\_primary.dbs
.........\..........\.........\..........\_primary.vhd
.........\..........\.........\clk_by_2_7
.........\..........\.........\..........\verilog.psm
.........\..........\.........\..........\_primary.dat
.........\..........\.........\..........\_primary.dbs
.........\..........\.........\..........\_primary.vhd
.........\..........\.........\clk_by_2_8
.........\..........\.........\..........\verilog.psm
.........\..........\.........\..........\_primary.dat
.........\..........\.........\..........\_primary.dbs
.........\..........\.........\..........\_primary.vhd
.........\..........\.........\clk_by_2_9
.........\..........\.........\..........\verilog.psm
.........\..........\.........\..........\_primary.dat
.........\..........\.........\..........\_primary.dbs
.........\..........\.........\..........\_primary.vhd
.........\..........\.........\clk_gen
.........\..........\.........\.......\verilog.psm
.........\..........\.........\.......\_primary.dat
.........\..........\.........\.......\_primary.dbs
.........\..........\.........\.......\_primary.vhd
.........\..........\.........\debounce_1
.........\..........\.........\..........\verilog.psm
.........\..........\.........\..........\_primary.dat
.........\..........\.........\..........\_primary.dbs
.........\..........\.........\..........\_primary.vhd
.........\..........\.........\debounce_1_1
.........\..........\.........\............\verilog.psm
.........\..........\.........\............\_primary.dat
.........\..........\.........\............\_primary.dbs
.........\..........\.........\............\_primary.vhd
.........\..........\.........\debounce_1_2
.........\..........\.........\............\verilog.psm
.........\..........\.........\............\_primary.dat
.........\..........\.........\............\_primary.dbs
.........\..........\.........\............\_primary.vhd
.........\..........\.........\debounce_1_3
.........\..........\.........\............\verilog.psm
.........\..........\.........\............\_primary.dat
.........\..........\.........\............\_primary.dbs
.........\..........\.........\............\_primary.vhd
.........\..........\.........\debounce_1_4
.........\..........\.........\............\verilog.psm
.........\..........\.........\............\_primary.dat
.........\..........\.........\............\_primary.dbs
.........\..........\.........\............\_primary.vhd
.........\..........\.........\debounce_1_5
.........\..........\.........\............\verilog.psm
.........\..........\.........\............\_primary.dat
.........\..........\.........\............\_primary.dbs
.........\..........\.........\............\_primary.vhd
.........\..........\.........\debounce_1_6
.........\..........\.........\............\verilog.psm
.........\..........\.........\............\_primary.dat
.........\..........\.........\............\_primary.dbs
.........\..........\.........\............\_primary.vhd
.........\..........\.........\debounce_1_7
.........\..........\.........\............\verilog.psm
.........\..........\.........\............\_primary.dat
.........\..........\.........\............\_primary.dbs
.........\..........\.........\............\_primary.vhd
.........\..........\.........\debounce_blk
.........\..........\.........\............\verilog.psm
.........\..........\.........\............\_primary.dat
.........\..........\.........\............\_primary.dbs
.........\..........\.........\............\_primary.vhd
.........\..........\.........\div_by_16
.........\..........\.........\.........\verilog.psm
.........\..........\.........\.........\_primary.dat
.........\..........\.........\.........\_primary.dbs
.........\..........\.........\.........\_primary.vhd
.........\..........\.........\mux_hw_sw
.........\..........\.........\.........\verilog.psm
.........\..........\.........\.........\_primary.dat
.........\..........\.........\.........\_primary.dbs
.........\..........\.........\.........\_primary.vhd
.........\..........\.........\pwm_gen_stepper
.........\..........\.........\...............\verilog.psm
.........\..........\.........\...............\_primary.dat
.........\..........\.........\...............\_primary.dbs
.........\..........\.........\...............\_primary.vhd
.........\..........\.........\recv_control
.........\..........\.........\............\verilog.psm
.........\..........\.........\............\_primary.dat
.........\..........\.........\............\_primary.dbs
.........\..........\.........\............\_primary.vhd
.........\..........\.........\serial
.........\..........\.........\......\verilog.psm
.........\..........\.........\......\_primary.dat
.........\..........\.........\......\_primary.dbs
.........\..........\.........\......\_primary.vhd
.........\..........\.........\stepper_clk_gen
.........\..........\.........\...............\verilog.psm
.........\..........\.........\...............\_primary.dat
.........\..........\.........\...............\_primary.dbs
.........\..........\.........\...............\_primary.vhd
.........\..........\.........\stepper_ip
.........\..........\.........\..........\verilog.psm
.........\..........\.........\..........\_primary.dat
.........\..........\.........\..........\_primary.dbs
.........\..........\.........\..........\_primary.vhd
.........\..........\.........\stepper_module
.........\..........\.........\..............\verilog.psm
.........\..........\.........\..............\_primary.dat
.........\..........\.........\..............\_primary.dbs
.........\..........\.........\..............\_primary.vhd
.........\..........\.........\testbench
.........\..........\.........\.........\verilog.psm
.........\..........\.........\.........\_primary.dat
.........\..........\.........\.........\_primary.dbs
.........\..........\.........\.........\_primary.vhd
.........\..........\.........\top_serial
.........\..........\.........\..........\verilog.psm
.........\..........\.........\..........\_primary.dat
.........\..........\.........\..........\_primary.dbs
.........\..........\.........\..........\_primary.vhd
.........\..........\.........\top_stepper
.........\..........\.........\...........\verilog.psm
.........\..........\.........\...........\_primary.dat
.........\..........\.........\...........\_primary.dbs
.........\..........\.........\...........\_primary.vhd
.........\..........\.........\top_stepper_ip
.........\..........\.........\..............\verilog.psm
.........\..........\.........\..............\_primary.dat
.........\..........\.........\..............\_primary.dbs
.........\..........\.........\..............\_primary.vhd
.........\..........\.........\xmit_control
.........\..........\.........\............\verilog.psm
.........\..........\.........\............\_primary.dat
.........\..........\.........\............\_primary.dbs
.........\..........\.........\............\_primary.vhd
.........\..........\.........\_temp
.........\..........\.........\_info
.........\..........\presynth
.........\..........\........\baud_clk_gen
.........\..........\........\............\verilog.psm
.........\..........\........\............\_primary.dat
.........\..........\........\............\_primary.dbs
.........\..........\........\............\_primary.vhd
.........\..........\........\clkdiv_20@m_to_10@m
.........\..........\........\...................\verilog.psm
.........\..........\........\...................\_primary.dat
.........\..........\........\...................\_primary.dbs
.........\..........\........\...................\_primary.vhd
.........\..........\........\clk_by_2
.........\..........\........\........\verilog.psm
.........\..........\........\........\_primary.dat
.........\..........\........\........\_primary.dbs
.........\..........\........\........\_primary.vhd
.........\..........\........\clk_gen
.........\..........\........\.......\verilog.psm
.........\..........\........\.......\_primary.dat
.........\..........\........\.......\_primary.dbs
.........\..........\........\.......\_primary.vhd
.........\..........\........\debounce
.........\..........\........\........\verilog.psm
.........\..........\........\........\_primary.dat
.........\..........\........\........\_primary.dbs
.........\..........\........\........\_primary.vhd
.........\..........\........\debounce_blk
.........\..........\........\............\verilog.psm
.........\..........\........\............\_primary.dat
.........\..........\........\............\_primary.dbs
.........\..........\........\............\_primary.vhd
.........\..........\........\divideby5
.........\..........\........\.........\verilog.psm
.........\..........\........\.........\_primary.dat
.........\..........\........\.........\_primary.dbs
.........\..........\........\.........\_primary.vhd
.........\..........\........\div_by_16
.........\..........\........\.........\verilog.psm
.........\..........\........\.........\_primary.dat
.........\..........\........\.........\_primary.dbs
.........\..........\........\.........\_primary.vhd
.........\..........\........\mux_hw_sw
.........\..........\........\.........\verilog.psm
.........\..........\........\.........\_primary.dat
.........\..........\........\.........\_primary.dbs
.........\..........\........\.........\_primary.vhd
.........\..........\........\pwm_gen_stepper
.........\..........\........\...............\verilog.psm
.........\..........\........\...............\_primary.dat
.........\..........\........\...............\_primary.dbs
.........\..........\........\...............\_primary.vhd
.........\..........\........\recv_control
.........\..........\........\............\verilog.psm
.........\..........\........\............\_primary.dat
.........\..........\........\............\_primary.dbs
.........\..........\........\............\_primary.vhd
.........\..........\........\serial
.........\..........\........\......\verilog.psm
.........\..........\........\......\_primary.dat
.........\..........\........\......\_primary.dbs
.........\..........\........\......\_primary.vhd
.........\..........\........\stepper_clk_gen
.........\..........\........\...............\verilog.psm
.........\..........\........\...............\_primary.dat
.........\..........\........\...............\_primary.dbs
.........\..........\........\...............\_primary.vhd
.........\..........\........\stepper_ip
.........\..........\........\..........\verilog.psm
.........\..........\........\..........\_primary.dat
.........\..........\........\..........\_primary.dbs
.........\..........\........\..........\_primary.vhd
.........\..........\........\stepper_module
.........\..........\........\..............\verilog.psm
.........\..........\........\..............\_primary.dat
.........\..........\........\..............\_primary.dbs
.........\..........\........\..............\_primary.vhd
.........\..........\........\testbench
.........\..........\........\.........\verilog.psm
.........\..........\........\.........\_primary.dat
.........\..........\........\.........\_primary.dbs
.........\..........\........\.........\_primary.vhd
.........\..........\........\top_serial
.........\..........\........\..........\verilog.psm
.........\..........\........\..........\_primary.dat
.........\..........\........\..........\_primary.dbs
.........\..........\........\..........\_primary.vhd
.........\..........\........\top_stepper
.........\..........\........\...........\verilog.psm
.........\..........\........\...........\_primary.dat
.........\..........\........\...........\_primary.dbs
.........\..........\........\...........\_primary.vhd
.........\..........\........\top_stepper_ip
.........\..........\........\..............\verilog.psm
.........\..........\........\..............\_primary.dat
.........\..........\........\..............\_primary.dbs
.........\..........\........\..............\_primary.vhd
.........\..........\........\xmit_control
.........\..........\........\............\verilog.psm
.........\..........\........\............\_primary.dat
.........\..........\........\............\_primary.dbs
.........\..........\........\............\_primary.vhd
.........\..........\........\_temp
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.........\..........\........\.....\vlog3yk5q4
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.........\..........\........\.....\vlogbwybn7
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.........\..........\........\.....\vlogseest2
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.........\..........\........\.....\vlogwyhfva
.........\..........\........\_info
.........\..........\modelsim.ini
.........\..........\modelsim.ini.sav
.........\..........\modelsim.log
.........\..........\run.do
.........\..........\wave.do
.........\smartgen
.........\........\smartgen.aws
.........\stimulus
.........\........\top_tb.v
.........\synthesis
.........\.........\backup
.........\.........\......\top_stepper_ip.srr
.........\.........\syntmp
.........\.........\......\sap.log
.........\.........\......\top_stepper_ip.msg
.........\.........\......\top_stepper_ip.plg
.........\.........\......\top_stepper_ip_flink.htm
.........\.........\......\top_stepper_ip_srr.htm
.........\.........\......\top_stepper_ip_toc.htm
.........\.........\.recordref
.........\.........\layer0.sro
.........\.........\layer0.tlg
.........\.........\layer1.info
.........\.........\layer1.sro
.........\.........\layer1.tlg
.........\.........\run_options.txt
.........\.........\stdout.log
.........\.........\syntax.log
.........\.........\top_stepper_ip.areasrr
.........\.........\top_stepper_ip.edn
.........\.........\top_stepper_ip.fse
.........\.........\top_stepper_ip.htm
.........\.........\top_stepper_ip.map
.........\.........\top_stepper_ip.sap
.........\.........\top_stepper_ip.sdf
.........\.........\top_stepper_ip.so
.........\.........\top_stepper_ip.srd
.........\.........\top_stepper_ip.srm
.........\.........\top_stepper_ip.srr
.........\.........\top_stepper_ip.srs
.........\.........\top_stepper_ip.tlg
.........\.........\top_stepper_ip.v
.........\.........\top_stepper_ip_sdc.sdc
.........\.........\top_stepper_ip_syn.prd
.........\.........\top_stepper_ip_syn.prj
.........\.........\traplog.tlg
.........\.........\_mh_info
.........\.........\_verilog_hintfile
.........\viewdraw
.........\........\sch
.........\........\sym
.........\........\vf
.........\........\..\project.lst
.........\........\wir
.........\........\viewdraw.ini
.........\Readme_stepper_ip.txt
.........\stepper_ip_libero_project.prj
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