이더넷 (이더넷) Verilog IP 코어는 언어, 이더넷 Verilog 언어를 배울 수 있고 매우 큰 도움이 가지고있는 이더넷 verilogHDL 부드러운 - 코어를 작성하는 데 사용합니다.




File list:
ethernet
.......\bench
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.......\.....\...\Entries
.......\.....\...\Entries.Log
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.......\.....\...\Template
.......\.....\verilog
.......\.....\.......\CVS
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.......\...\ethernet_datasheet_OC_head.pdf
.......\...\ethernet_product_brief_OC_head.pdf
.......\...\eth_design_document.pdf
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.......\...\...\Root
.......\...\...\Template
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.......\...\.......\...\Template
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.......\...\.......\eth_defines.v
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.......\...\.......\eth_macstatus.v
.......\...\.......\eth_miim.v
.......\...\.......\eth_outputcontrol.v
.......\...\.......\eth_random.v
.......\...\.......\eth_receivecontrol.v
.......\...\.......\eth_register.v
.......\...\.......\eth_registers.v
.......\...\.......\eth_rxaddrcheck.v
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.......\...\.......\eth_txcounters.v
.......\...\.......\eth_txethmac.v
.......\...\.......\eth_txstatem.v
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