Verilog HDL을 소스 실제 산업 프로젝트의 소스 코드를 직접 작성 quartus2 알테라의 개발 도구를 사용할 수있습니다. 이 테스트를 통과했다.




File list:
FPGApro
......\db
......\..\add_sub_0ph.tdf
......\..\add_sub_dnh.tdf
......\..\add_sub_enh.tdf
......\..\add_sub_fnh.tdf
......\..\add_sub_ooh.tdf
......\..\add_sub_poh.tdf
......\..\add_sub_qjh.tdf
......\..\add_sub_qoh.tdf
......\..\add_sub_soh.tdf
......\..\add_sub_uoh.tdf
......\..\add_sub_voh.tdf
......\..\decode_0jb.tdf
......\..\decode_ghb.tdf
......\..\decode_nkb.tdf
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......\..\mux_jpd.tdf
......\..\mux_kgc.tdf
......\..\mux_tec.tdf
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......\..\myfifo.(0).cnf.hdb
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......\..\myfifo.(1).cnf.hdb
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......\..\myfifo.(10).cnf.hdb
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......\..\myfifo.(11).cnf.hdb
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......\..\myfifo.(12).cnf.hdb
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......\..\myfifo.(13).cnf.hdb
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......\..\myfifo.(14).cnf.hdb
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......\..\myfifo.(15).cnf.hdb
......\..\myfifo.(16).cnf.cdb
......\..\myfifo.(16).cnf.hdb
......\..\myfifo.(17).cnf.cdb
......\..\myfifo.(17).cnf.hdb
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......\..\myfifo.(18).cnf.hdb
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......\..\myfifo.(19).cnf.hdb
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......\..\myfifo.(2).cnf.hdb
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......\..\myfifo.(20).cnf.hdb
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......\..\myfifo.(21).cnf.hdb
......\..\myfifo.(22).cnf.cdb
......\..\myfifo.(22).cnf.hdb
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......\..\myfifo.(23).cnf.hdb
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......\..\myfifo.(24).cnf.hdb
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......\..\myfifo.(25).cnf.hdb
......\..\myfifo.(26).cnf.cdb
......\..\myfifo.(26).cnf.hdb
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......\..\myfifo.(27).cnf.hdb
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......\..\myfifo.(28).cnf.hdb
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......\..\myfifo.(29).cnf.hdb
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......\..\myfifo.(3).cnf.hdb
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......\..\myfifo.(38).cnf.hdb
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......\..\myfifo.(39).cnf.hdb
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......\..\myfifo.(62).cnf.hdb
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......\..........\........\work
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......\..........\........\....\.................\verilog.asm
......\..........\........\....\.................\_primary.dat
......\..........\........\....\.................\_primary.vhd
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......\..........\........\....\....\verilog.asm
......\..........\........\....\....\_primary.dat
......\..........\........\....\....\_primary.vhd
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......\..........\........\....\.....\_primary.dat
......\..........\........\....\.....\_primary.vhd
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......\..........\........\....\.......\_primary.dat
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......\..........\........\....\......\_primary.dat
......\..........\........\....\......\_primary.vhd
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......\..........\........\....\....\_primary.dat
......\..........\........\....\....\_primary.vhd
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......\..........\........\....\.......\verilog.asm
......\..........\........\....\.......\_primary.dat
......\..........\........\....\.......\_primary.vhd
......\..........\........\....\flex10ke_asynch_io
......\..........\........\....\..................\verilog.asm
......\..........\........\....\..................\_primary.dat
......\..........\........\....\..................\_primary.vhd
......\..........\........\....\flex10ke_asynch_lcell
......\..........\........\....\.....................\verilog.asm
......\..........\........\....\.....................\_primary.dat
......\..........\........\....\.....................\_primary.vhd
......\..........\........\....\flex10ke_asynch_mem
......\..........\........\....\...................\verilog.asm
......\..........\........\....\...................\_primary.dat
......\..........\........\....\...................\_primary.vhd
......\..........\........\....\flex10ke_io
......\..........\........\....\...........\verilog.asm
......\..........\........\....\...........\_primary.dat
......\..........\........\....\...........\_primary.vhd
......\..........\........\....\flex10ke_lcell
......\..........\........\....\..............\verilog.asm
......\..........\........\....\..............\_primary.dat
......\..........\........\....\..............\_primary.vhd
......\..........\........\....\flex10ke_lcell_register
......\..........\........\....\.......................\verilog.asm
......\..........\........\....\.......................\_primary.dat
......\..........\........\....\.......................\_primary.vhd
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......\..........\........\....\............\verilog.asm
......\..........\........\....\............\_primary.dat
......\..........\........\....\............\_primary.vhd
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......\..........\........\....\..................\verilog.asm
......\..........\........\....\..................\_primary.dat
......\..........\........\....\..................\_primary.vhd
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......\..........\........\....\.....\_primary.dat
......\..........\........\....\.....\_primary.vhd
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......\..........\........\....\......\verilog.asm
......\..........\........\....\......\_primary.dat
......\..........\........\....\......\_primary.vhd
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......\..........\........\....\......\verilog.asm
......\..........\........\....\......\_primary.dat
......\..........\........\....\......\_primary.vhd
......\..........\........\....\t
......\..........\........\....\.\verilog.asm
......\..........\........\....\.\_primary.dat
......\..........\........\....\.\_primary.vhd
......\..........\........\....\_info
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......\..........\........\myfifo_v.sdo
......\..........\........\testmyfifo.v
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