원시 코드를 VHDL 언어의 RAM, FIFO, ROM과 같은 일반적으로 완료 알테라의 FPGA를 사용할 수 있도록 코드를 시뮬레이션을 통해 테스트되었습니다 스토리지 및 버퍼를 구성 요소로 사용하여 개발에 사용했다.




File list:
存储器
..\16x8bit RAM.txt
..\FIFO.txt
..\通用RAM.txt