초보자를위한 Verilog의 좋은 본보기 ModelSim - 카운터를 기반으로, 테스트 소스 코드와 실행에 quartus2 배우.




File list:
counter
......\db
......\..\counter.(0).cnf.cdb
......\..\counter.(0).cnf.hdb
......\..\counter.(1).cnf.cdb
......\..\counter.(1).cnf.hdb
......\..\counter.asm.qmsg
......\..\counter.cbx.xml
......\..\counter.cmp.bpm
......\..\counter.cmp.cdb
......\..\counter.cmp.ecobp
......\..\counter.cmp.hdb
......\..\counter.cmp.kpt
......\..\counter.cmp.logdb
......\..\counter.cmp.rdb
......\..\counter.cmp.tdb
......\..\counter.cmp0.ddb
......\..\counter.cmp_merge.kpt
......\..\counter.db_info
......\..\counter.eco.cdb
......\..\counter.eda.qmsg
......\..\counter.fit.qmsg
......\..\counter.hier_info
......\..\counter.hif
......\..\counter.map.bpm
......\..\counter.map.cdb
......\..\counter.map.ecobp
......\..\counter.map.hdb
......\..\counter.map.kpt
......\..\counter.map.logdb
......\..\counter.map.qmsg
......\..\counter.map_bb.cdb
......\..\counter.map_bb.hdb
......\..\counter.map_bb.hdbx
......\..\counter.map_bb.logdb
......\..\counter.pre_map.cdb
......\..\counter.pre_map.hdb
......\..\counter.psp
......\..\counter.rtlv.hdb
......\..\counter.rtlv_sg.cdb
......\..\counter.rtlv_sg_swap.cdb
......\..\counter.sgdiff.cdb
......\..\counter.sgdiff.hdb
......\..\counter.sld_design_entry.sci
......\..\counter.sld_design_entry_dsc.sci
......\..\counter.syn_hier_info
......\..\counter.tan.qmsg
......\..\counter.tis_db_list.ddb
......\..\counter.tmw_info
......\..\prev_cmp_counter.asm.qmsg
......\..\prev_cmp_counter.eda.qmsg
......\..\prev_cmp_counter.fit.qmsg
......\..\prev_cmp_counter.map.qmsg
......\..\prev_cmp_counter.qmsg
......\..\prev_cmp_counter.tan.qmsg
......\incremental_db
......\..............\compiled_partitions
......\..............\...................\counter.root_partition.cmp.atm
......\..............\...................\counter.root_partition.cmp.dfp
......\..............\...................\counter.root_partition.cmp.hdbx
......\..............\...................\counter.root_partition.cmp.kpt
......\..............\...................\counter.root_partition.cmp.logdb
......\..............\...................\counter.root_partition.cmp.rcf
......\..............\...................\counter.root_partition.map.atm
......\..............\...................\counter.root_partition.map.dpi
......\..............\...................\counter.root_partition.map.hdbx
......\..............\...................\counter.root_partition.map.kpt
......\..............\README
......\simulation
......\..........\modelsim
......\..........\........\gate_work
......\..........\........\.........\counter
......\..........\........\.........\.......\verilog.asm
......\..........\........\.........\.......\_primary.dat
......\..........\........\.........\.......\_primary.vhd
......\..........\........\.........\counter_tb
......\..........\........\.........\..........\verilog.asm
......\..........\........\.........\..........\_primary.dat
......\..........\........\.........\..........\_primary.vhd
......\..........\........\.........\_temp
......\..........\........\.........\_info
......\..........\........\rtl_work
......\..........\........\........\counter
......\..........\........\........\.......\verilog.asm
......\..........\........\........\.......\_primary.dat
......\..........\........\........\.......\_primary.vhd
......\..........\........\........\_temp
......\..........\........\........\_info
......\..........\........\verilog_libs
......\..........\........\............\altera_mf_ver
......\..........\........\............\.............\@a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
......\..........\........\............\.............\..........................................\verilog.asm
......\..........\........\............\.............\..........................................\_primary.dat
......\..........\........\............\.............\..........................................\_primary.vhd
......\..........\........\............\.............\@a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
......\..........\........\............\.............\...............................................\verilog.asm
......\..........\........\............\.............\...............................................\_primary.dat
......\..........\........\............\.............\...............................................\_primary.vhd
......\..........\........\............\.............\@a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
......\..........\........\............\.............\...........................................................\verilog.asm
......\..........\........\............\.............\...........................................................\_primary.dat
......\..........\........\............\.............\...........................................................\_primary.vhd
......\..........\........\............\.............\@m@f_cycloneiii_pll
......\..........\........\............\.............\...................\verilog.asm
......\..........\........\............\.............\...................\_primary.dat
......\..........\........\............\.............\...................\_primary.vhd
......\..........\........\............\.............\@m@f_pll_reg
......\..........\........\............\.............\............\verilog.asm
......\..........\........\............\.............\............\_primary.dat
......\..........\........\............\.............\............\_primary.vhd
......\..........\........\............\.............\@m@f_stratixiii_pll
......\..........\........\............\.............\...................\verilog.asm
......\..........\........\............\.............\...................\_primary.dat
......\..........\........\............\.............\...................\_primary.vhd
......\..........\........\............\.............\@m@f_stratixii_pll
......\..........\........\............\.............\..................\verilog.asm
......\..........\........\............\.............\..................\_primary.dat
......\..........\........\............\.............\..................\_primary.vhd
......\..........\........\............\.............\@m@f_stratix_pll
......\..........\........\............\.............\................\verilog.asm
......\..........\........\............\.............\................\_primary.dat
......\..........\........\............\.............\................\_primary.vhd
......\..........\........\............\.............\alt3pram
......\..........\........\............\.............\........\verilog.asm
......\..........\........\............\.............\........\_primary.dat
......\..........\........\............\.............\........\_primary.vhd
......\..........\........\............\.............\altaccumulate
......\..........\........\............\.............\.............\verilog.asm
......\..........\........\............\.............\.............\_primary.dat
......\..........\........\............\.............\.............\_primary.vhd
......\..........\........\............\.............\altcam
......\..........\........\............\.............\......\verilog.asm
......\..........\........\............\.............\......\_primary.dat
......\..........\........\............\.............\......\_primary.vhd
......\..........\........\............\.............\altclklock
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\altddio_bidir
......\..........\........\............\.............\.............\verilog.asm
......\..........\........\............\.............\.............\_primary.dat
......\..........\........\............\.............\.............\_primary.vhd
......\..........\........\............\.............\altddio_in
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\altddio_out
......\..........\........\............\.............\...........\verilog.asm
......\..........\........\............\.............\...........\_primary.dat
......\..........\........\............\.............\...........\_primary.vhd
......\..........\........\............\.............\altdpram
......\..........\........\............\.............\........\verilog.asm
......\..........\........\............\.............\........\_primary.dat
......\..........\........\............\.............\........\_primary.vhd
......\..........\........\............\.............\altdq_dqs
......\..........\........\............\.............\.........\verilog.asm
......\..........\........\............\.............\.........\_primary.dat
......\..........\........\............\.............\.........\_primary.vhd
......\..........\........\............\.............\altfp_mult
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\altlvds_rx
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\altlvds_tx
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\altmult_accum
......\..........\........\............\.............\.............\verilog.asm
......\..........\........\............\.............\.............\_primary.dat
......\..........\........\............\.............\.............\_primary.vhd
......\..........\........\............\.............\altmult_add
......\..........\........\............\.............\...........\verilog.asm
......\..........\........\............\.............\...........\_primary.dat
......\..........\........\............\.............\...........\_primary.vhd
......\..........\........\............\.............\altparallel_flash_loader
......\..........\........\............\.............\........................\verilog.asm
......\..........\........\............\.............\........................\_primary.dat
......\..........\........\............\.............\........................\_primary.vhd
......\..........\........\............\.............\altpll
......\..........\........\............\.............\......\verilog.asm
......\..........\........\............\.............\......\_primary.dat
......\..........\........\............\.............\......\_primary.vhd
......\..........\........\............\.............\altqpram
......\..........\........\............\.............\........\verilog.asm
......\..........\........\............\.............\........\_primary.dat
......\..........\........\............\.............\........\_primary.vhd
......\..........\........\............\.............\altserial_flash_loader
......\..........\........\............\.............\......................\verilog.asm
......\..........\........\............\.............\......................\_primary.dat
......\..........\........\............\.............\......................\_primary.vhd
......\..........\........\............\.............\altshift_taps
......\..........\........\............\.............\.............\verilog.asm
......\..........\........\............\.............\.............\_primary.dat
......\..........\........\............\.............\.............\_primary.vhd
......\..........\........\............\.............\altsource_probe
......\..........\........\............\.............\...............\verilog.asm
......\..........\........\............\.............\...............\_primary.dat
......\..........\........\............\.............\...............\_primary.vhd
......\..........\........\............\.............\altsqrt
......\..........\........\............\.............\.......\verilog.asm
......\..........\........\............\.............\.......\_primary.dat
......\..........\........\............\.............\.......\_primary.vhd
......\..........\........\............\.............\altsquare
......\..........\........\............\.............\.........\verilog.asm
......\..........\........\............\.............\.........\_primary.dat
......\..........\........\............\.............\.........\_primary.vhd
......\..........\........\............\.............\altstratixii_oct
......\..........\........\............\.............\................\verilog.asm
......\..........\........\............\.............\................\_primary.dat
......\..........\........\............\.............\................\_primary.vhd
......\..........\........\............\.............\altsyncram
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\arm_m_cntr
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\arm_n_cntr
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\arm_scale_cntr
......\..........\........\............\.............\..............\verilog.asm
......\..........\........\............\.............\..............\_primary.dat
......\..........\........\............\.............\..............\_primary.vhd
......\..........\........\............\.............\a_graycounter
......\..........\........\............\.............\.............\verilog.asm
......\..........\........\............\.............\.............\_primary.dat
......\..........\........\............\.............\.............\_primary.vhd
......\..........\........\............\.............\cda_m_cntr
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\cda_n_cntr
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\cda_scale_cntr
......\..........\........\............\.............\..............\verilog.asm
......\..........\........\............\.............\..............\_primary.dat
......\..........\........\............\.............\..............\_primary.vhd
......\..........\........\............\.............\dcfifo
......\..........\........\............\.............\......\verilog.asm
......\..........\........\............\.............\......\_primary.dat
......\..........\........\............\.............\......\_primary.vhd
......\..........\........\............\.............\dcfifo_async
......\..........\........\............\.............\............\verilog.asm
......\..........\........\............\.............\............\_primary.dat
......\..........\........\............\.............\............\_primary.vhd
......\..........\........\............\.............\dcfifo_dffpipe
......\..........\........\............\.............\..............\verilog.asm
......\..........\........\............\.............\..............\_primary.dat
......\..........\........\............\.............\..............\_primary.vhd
......\..........\........\............\.............\dcfifo_fefifo
......\..........\........\............\.............\.............\verilog.asm
......\..........\........\............\.............\.............\_primary.dat
......\..........\........\............\.............\.............\_primary.vhd
......\..........\........\............\.............\dcfifo_low_latency
......\..........\........\............\.............\..................\verilog.asm
......\..........\........\............\.............\..................\_primary.dat
......\..........\........\............\.............\..................\_primary.vhd
......\..........\........\............\.............\dcfifo_mixed_widths
......\..........\........\............\.............\...................\verilog.asm
......\..........\........\............\.............\...................\_primary.dat
......\..........\........\............\.............\...................\_primary.vhd
......\..........\........\............\.............\dcfifo_sync
......\..........\........\............\.............\...........\verilog.asm
......\..........\........\............\.............\...........\_primary.dat
......\..........\........\............\.............\...........\_primary.vhd
......\..........\........\............\.............\dffp
......\..........\........\............\.............\....\verilog.asm
......\..........\........\............\.............\....\_primary.dat
......\..........\........\............\.............\....\_primary.vhd
......\..........\........\............\.............\dummy_hub
......\..........\........\............\.............\.........\verilog.asm
......\..........\........\............\.............\.........\_primary.dat
......\..........\........\............\.............\.........\_primary.vhd
......\..........\........\............\.............\flexible_lvds_rx
......\..........\........\............\.............\................\verilog.asm
......\..........\........\............\.............\................\_primary.dat
......\..........\........\............\.............\................\_primary.vhd
......\..........\........\............\.............\flexible_lvds_tx
......\..........\........\............\.............\................\verilog.asm
......\..........\........\............\.............\................\_primary.dat
......\..........\........\............\.............\................\_primary.vhd
......\..........\........\............\.............\jtag_tap_controller
......\..........\........\............\.............\...................\verilog.asm
......\..........\........\............\.............\...................\_primary.dat
......\..........\........\............\.............\...................\_primary.vhd
......\..........\........\............\.............\lcell
......\..........\........\............\.............\.....\verilog.asm
......\..........\........\............\.............\.....\_primary.dat
......\..........\........\............\.............\.....\_primary.vhd
......\..........\........\............\.............\parallel_add
......\..........\........\............\.............\............\verilog.asm
......\..........\........\............\.............\............\_primary.dat
......\..........\........\............\.............\............\_primary.vhd
......\..........\........\............\.............\pll_iobuf
......\..........\........\............\.............\.........\verilog.asm
......\..........\........\............\.............\.........\_primary.dat
......\..........\........\............\.............\.........\_primary.vhd
......\..........\........\............\.............\scfifo
......\..........\........\............\.............\......\verilog.asm
......\..........\........\............\.............\......\_primary.dat
......\..........\........\............\.............\......\_primary.vhd
......\..........\........\............\.............\signal_gen
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\sld_signaltap
......\..........\........\............\.............\.............\verilog.asm
......\..........\........\............\.............\.............\_primary.dat
......\..........\........\............\.............\.............\_primary.vhd
......\..........\........\............\.............\sld_virtual_jtag
......\..........\........\............\.............\................\verilog.asm
......\..........\........\............\.............\................\_primary.dat
......\..........\........\............\.............\................\_primary.vhd
......\..........\........\............\.............\stratixgx_dpa_lvds_rx
......\..........\........\............\.............\.....................\verilog.asm
......\..........\........\............\.............\.....................\_primary.dat
......\..........\........\............\.............\.....................\_primary.vhd
......\..........\........\............\.............\stratixiii_lvds_rx
......\..........\........\............\.............\..................\verilog.asm
......\..........\........\............\.............\..................\_primary.dat
......\..........\........\............\.............\..................\_primary.vhd
......\..........\........\............\.............\stratixiii_lvds_rx_channel
......\..........\........\............\.............\..........................\verilog.asm
......\..........\........\............\.............\..........................\_primary.dat
......\..........\........\............\.............\..........................\_primary.vhd
......\..........\........\............\.............\stratixiii_lvds_rx_dpa
......\..........\........\............\.............\......................\verilog.asm
......\..........\........\............\.............\......................\_primary.dat
......\..........\........\............\.............\......................\_primary.vhd
......\..........\........\............\.............\stratixii_lvds_rx
......\..........\........\............\.............\.................\verilog.asm
......\..........\........\............\.............\.................\_primary.dat
......\..........\........\............\.............\.................\_primary.vhd
......\..........\........\............\.............\stratixii_tx_outclk
......\..........\........\............\.............\...................\verilog.asm
......\..........\........\............\.............\...................\_primary.dat
......\..........\........\............\.............\...................\_primary.vhd
......\..........\........\............\.............\stratix_lvds_rx
......\..........\........\............\.............\...............\verilog.asm
......\..........\........\............\.............\...............\_primary.dat
......\..........\........\............\.............\...............\_primary.vhd
......\..........\........\............\.............\stratix_tx_outclk
......\..........\........\............\.............\.................\verilog.asm
......\..........\........\............\.............\.................\_primary.dat
......\..........\........\............\.............\.................\_primary.vhd
......\..........\........\............\.............\stx_m_cntr
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\stx_n_cntr
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\stx_scale_cntr
......\..........\........\............\.............\..............\verilog.asm
......\..........\........\............\.............\..............\_primary.dat
......\..........\........\............\.............\..............\_primary.vhd
......\..........\........\............\.............\ttn_m_cntr
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\ttn_n_cntr
......\..........\........\............\.............\..........\verilog.asm
......\..........\........\............\.............\..........\_primary.dat
......\..........\........\............\.............\..........\_primary.vhd
......\..........\........\............\.............\ttn_scale_cntr
......\..........\........\............\.............\..............\verilog.asm
......\..........\........\............\.............\..............\_primary.dat
......\..........\........\............\.............\..............\_primary.vhd
......\..........\........\............\.............\_temp
......\..........\........\............\.............\_info
......\..........\........\............\altera_ver
......\..........\........\............\..........\@t@r@i
......\..........\........\............\..........\......\verilog.asm
......\..........\........\............\..........\......\_primary.dat
......\..........\........\............\..........\......\_primary.vhd
......\..........\........\............\..........\alt_bidir_buf
......\..........\........\............\..........\.............\verilog.asm
......\..........\........\............\..........\.............\_primary.dat
......\..........\........\............\..........\.............\_primary.vhd
......\..........\........\............\..........\alt_bidir_diff
......\..........\........\............\..........\..............\verilog.asm
......\..........\........\............\..........\..............\_primary.dat
......\..........\........\............\..........\..............\_primary.vhd
......\..........\........\............\..........\alt_inbuf
......\..........\........\............\..........\.........\verilog.asm
......\..........\........\............\..........\.........\_primary.dat
......\..........\........\............\..........\.........\_primary.vhd
......\..........\........\............\..........\alt_inbuf_diff
......\..........\........\............\..........\..............\verilog.asm
......\..........\........\............\..........\..............\_primary.dat
......\..........\........\............\..........\..............\_primary.vhd
......\..........\........\............\..........\alt_iobuf
......\..........\........\............\..........\.........\verilog.asm
......\..........\........\............\..........\.........\_primary.dat
......\..........\........\............\..........\.........\_primary.vhd
......\..........\........\............\..........\alt_iobuf_diff
......\..........\........\............\..........\..............\verilog.asm
......\..........\........\............\..........\..............\_primary.dat
......\..........\........\............\..........\..............\_primary.vhd
......\..........\........\............\..........\alt_outbuf
......\..........\........\............\..........\..........\verilog.asm
......\..........\........\............\..........\..........\_primary.dat
......\..........\........\............\..........\..........\_primary.vhd
......\..........\........\............\..........\alt_outbuf_diff
......\..........\........\............\..........\...............\verilog.asm
......\..........\........\............\..........\...............\_primary.dat
......\..........\........\............\..........\...............\_primary.vhd
......\..........\........\............\..........\alt_outbuf_tri
......\..........\........\............\..........\..............\verilog.asm
......\..........\........\............\..........\..............\_primary.dat
......\..........\........\............\..........\..............\_primary.vhd
......\..........\........\............\..........\alt_outbuf_tri_diff
......\..........\........\............\..........\...................\verilog.asm
......\..........\........\............\..........\...................\_primary.dat
......\..........\........\............\..........\...................\_primary.vhd
......\..........\........\............\..........\carry
......\..........\........\............\..........\.....\verilog.asm
......\..........\........\............\..........\.....\_primary.dat
......\..........\........\............\..........\.....\_primary.vhd
......\..........\........\............\..........\carry_sum
......\..........\........\............\..........\.........\verilog.asm
......\..........\........\............\..........\.........\_primary.dat
......\..........\........\............\..........\.........\_primary.vhd
......\..........\........\............\..........\cascade
......\..........\........\............\..........\.......\verilog.asm
......\..........\........\............\..........\.......\_primary.dat
......\..........\........\............\..........\.......\_primary.vhd
......\..........\........\............\..........\clklock
......\..........\........\............\..........\.......\verilog.asm
......\..........\........\............\..........\.......\_primary.dat
......\..........\........\............\..........\.......\_primary.vhd
......\..........\........\............\..........\dff
......\..........\........\............\..........\...\verilog.asm
......\..........\........\............\..........\...\_primary.dat
......\..........\........\............\..........\...\_primary.vhd
......\..........\........\............\..........\dffe
......\..........\........\............\..........\....\verilog.asm
......\..........\........\............\..........\....\_primary.dat
......\..........\........\............\..........\....\_primary.vhd
......\..........\........\............\..........\dffea
......\..........\........\............\..........\.....\verilog.asm
......\..........\........\............\..........\.....\_primary.dat
......\..........\........\............\..........\.....\_primary.vhd
......\..........\........\............\..........\dffeas
......\..........\........\............\..........\......\verilog.asm
......\..........\........\............\..........\......\_primary.dat
......\..........\........\............\..........\......\_primary.vhd
......\..........\........\............\..........\dlatch
......\..........\........\............\..........\......\verilog.asm
......\..........\........\............\..........\......\_primary.dat
......\..........\........\............\..........\......\_primary.vhd
......\..........\........\............\..........\exp
......\..........\........\............\..........\...\verilog.asm
......\..........\........\............\..........\...\_primary.dat
......\..........\........\............\..........\...\_primary.vhd
......\..........\........\............\..........\global
......\..........\........\............\..........\......\verilog.asm
......\..........\........\............\..........\......\_primary.dat
......\..........\........\............\..........\......\_primary.vhd
......\..........\........\............\..........\jkff
......\..........\........\............\..........\....\verilog.asm
......\..........\........\............\..........\....\_primary.dat
......\..........\........\............\..........\....\_primary.vhd
......\..........\........\............\..........\jkffe
......\..........\........\............\..........\.....\verilog.asm
......\..........\........\............\..........\.....\_primary.dat
......\..........\........\............\..........\.....\_primary.vhd
......\..........\........\............\..........\latch
......\..........\........\............\..........\.....\verilog.asm
......\..........\........\............\..........\.....\_primary.dat
......\..........\........\............\..........\.....\_primary.vhd
......\..........\........\............\..........\lut_input
......\..........\........\............\..........\.........\verilog.asm
......\..........\........\............\..........\.........\_primary.dat
......\..........\........\............\..........\.........\_primary.vhd
......\..........\........\............\..........\lut_output
......\..........\........\............\..........\..........\verilog.asm
......\..........\........\............\..........\..........\_primary.dat
......\..........\........\............\..........\..........\_primary.vhd
......\..........\........\............\..........\opndrn
......\..........\........\............\..........\......\verilog.asm
......\..........\........\............\..........\......\_primary.dat
......\..........\........\............\..........\......\_primary.vhd
......\..........\........\............\..........\prim_gdff
......\..........\........\............\..........\.........\verilog.asm
......\..........\........\............\..........\.........\_primary.dat
......\..........\........\............\..........\.........\_primary.vhd
......\..........\........\............\..........\prim_gjkff
......\..........\........\............\..........\..........\verilog.asm
......\..........\........\............\..........\..........\_primary.dat
......\..........\........\............\..........\..........\_primary.vhd
......\..........\........\............\..........\prim_gsrff
......\..........\........\............\..........\..........\verilog.asm
......\..........\........\............\..........\..........\_primary.dat
......\..........\........\............\..........\..........\_primary.vhd
......\..........\........\............\..........\prim_gtff
......\..........\........\............\..........\.........\verilog.asm
......\..........\........\............\..........\.........\_primary.dat
......\..........\........\............\..........\.........\_primary.vhd
......\..........\........\............\..........\row_global
......\..........\........\............\..........\..........\verilog.asm
......\..........\........\............\..........\..........\_primary.dat
......\..........\........\............\..........\..........\_primary.vhd
......\..........\........\............\..........\soft
......\..........\........\............\..........\....\verilog.asm
......\..........\........\............\..........\....\_primary.dat
......\..........\........\............\..........\....\_primary.vhd
......\..........\........\............\..........\srff
......\..........\........\............\..........\....\verilog.asm
......\..........\........\............\..........\....\_primary.dat
......\..........\........\............\..........\....\_primary.vhd
......\..........\........\............\..........\srffe
......\..........\........\............\..........\.....\verilog.asm
......\..........\........\............\..........\.....\_primary.dat
......\..........\........\............\..........\.....\_primary.vhd
......\..........\........\............\..........\tff
......\..........\........\............\..........\...\verilog.asm
......\..........\........\............\..........\...\_primary.dat
......\..........\........\............\..........\...\_primary.vhd
......\..........\........\............\..........\tffe
......\..........\........\............\..........\....\verilog.asm
......\..........\........\............\..........\....\_primary.dat
......\..........\........\............\..........\....\_primary.vhd
......\..........\........\............\..........\_temp
......\..........\........\............\..........\_info
......\..........\........\............\cyclone_ver
......\..........\........\............\...........\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e
......\..........\........\............\...........\................................\verilog.asm
......\..........\........\............\...........\................................\_primary.dat
......\..........\........\............\...........\................................\_primary.vhd
......\..........\........\............\...........\cyclone_and1
......\..........\........\............\...........\............\verilog.asm
......\..........\........\............\...........\............\_primary.dat
......\..........\........\............\...........\............\_primary.vhd
......\..........\........\............\...........\cyclone_and16
......\..........\........\............\...........\.............\verilog.asm
......\..........\........\............\...........\.............\_primary.dat
......\..........\........\............\...........\.............\_primary.vhd
......\..........\........\............\...........\cyclone_asmiblock
......\..........\........\............\...........\.................\verilog.asm
......\..........\........\............\...........\.................\_primary.dat
......\..........\........\............\...........\.................\_primary.vhd
......\..........\........\............\...........\cyclone_asynch_io
......\..........\........\............\...........\.................\verilog.asm
......\..........\........\............\...........\.................\_primary.dat
......\..........\........\............\...........\.................\_primary.vhd
......\..........\........\............\...........\cyclone_asynch_lcell
......\..........\........\............\...........\....................\verilog.asm
......\..........\........\............\...........\....................\_primary.dat
......\..........\........\............\...........\....................\_primary.vhd
......\..........\........\............\...........\cyclone_b17mux21
......\..........\........\............\...........\................\verilog.asm
......\..........\........\............\...........\................\_primary.dat
......\..........\........\............\...........\................\_primary.vhd
......\..........\........\............\...........\cyclone_b5mux21
......\..........\........\............\...........\...............\verilog.asm
......\..........\........\............\...........\...............\_primary.dat
......\..........\........\............\...........\...............\_primary.vhd
......\..........\........\............\...........\cyclone_bmux21
......\..........\........\............\...........\..............\verilog.asm
......\..........\........\............\...........\..............\_primary.dat
......\..........\........\............\...........\..............\_primary.vhd
......\..........\........\............\...........\cyclone_crcblock
......\..........\........\............\...........\................\verilog.asm
......\..........\........\............\...........\................\_primary.dat
......\..........\........\............\...........\................\_primary.vhd
......\..........\........\............\...........\cyclone_dffe
......\..........\........\............\...........\............\verilog.asm
......\..........\........\............\...........\............\_primary.dat
......\..........\........\............\...........\............\_primary.vhd
......\..........\........\............\...........\cyclone_dll
......\..........\........\............\...........\...........\verilog.asm
......\..........\........\............\...........\...........\_primary.dat
......\..........\........\............\...........\...........\_primary.vhd
......\..........\........\............\...........\cyclone_io
......\..........\........\............\...........\..........\verilog.asm
......\..........\........\............\...........\..........\_primary.dat
......\..........\........\............\...........\..........\_primary.vhd
......\..........\........\............\...........\cyclone_jtag
......\..........\........\............\...........\............\verilog.asm
......\..........\........\............\...........\............\_primary.dat
......\..........\........\............\...........\............\_primary.vhd
......\..........\........\............\...........\cyclone_latch
......\..........\........\............\...........\.............\verilog.asm
......\..........\........\............\...........\.............\_primary.dat
......\..........\........\............\...........\.............\_primary.vhd
......\..........\........\............\...........\cyclone_lcell
......\..........\........\............\...........\.............\verilog.asm
......\..........\........\............\...........\.............\_primary.dat
......\..........\........\............\...........\.............\_primary.vhd
......\..........\........\............\...........\cyclone_lcell_register
......\..........\........\............\...........\......................\verilog.asm
......\..........\........\............\...........\......................\_primary.dat
......\..........\........\............\...........\......................\_primary.vhd
......\..........\........\............\...........\cyclone_mux21
......\..........\........\............\...........\.............\verilog.asm
......\..........\........\............\...........\.............\_primary.dat
......\..........\........\............\...........\.............\_primary.vhd
......\..........\........\............\...........\cyclone_mux41
......\..........\........\............\...........\.............\verilog.asm
......\..........\........\............\...........\.............\_primary.dat
......\..........\........\............\...........\.............\_primary.vhd
......\..........\........\............\...........\cyclone_m_cntr
......\..........\........\............\...........\..............\verilog.asm
......\..........\........\............\...........\..............\_primary.dat
......\..........\........\............\...........\..............\_primary.vhd
......\..........\........\............\...........\cyclone_nmux21
......\..........\........\............\...........\..............\verilog.asm
......\..........\........\............\...........\..............\_primary.dat
......\..........\........\............\...........\..............\_primary.vhd
......\..........\........\............\...........\cyclone_n_cntr
......\..........\........\............\...........\..............\verilog.asm
......\..........\........\............\...........\..............\_primary.dat
......\..........\........\............\...........\..............\_primary.vhd
......\..........\........\............\...........\cyclone_pll
......\..........\........\............\...........\...........\verilog.asm
......\..........\........\............\...........\...........\_primary.dat
......\..........\........\............\...........\...........\_primary.vhd
......\..........\........\............\...........\cyclone_pll_reg
......\..........\........\............\...........\...............\verilog.asm
......\..........\........\............\...........\...............\_primary.dat
......\..........\........\............\...........\...............\_primary.vhd
......\..........\........\............\...........\cyclone_ram_block
......\..........\........\............\...........\.................\verilog.asm
......\..........\........\............\...........\.................\_primary.dat
......\..........\........\............\...........\.................\_primary.vhd
......\..........\........\............\...........\cyclone_ram_pulse_generator
......\..........\........\............\...........\...........................\verilog.asm
......\..........\........\............\...........\...........................\_primary.dat
......\..........\........\............\...........\...........................\_primary.vhd
......\..........\........\............\...........\cyclone_ram_register
......\..........\........\............\...........\....................\verilog.asm
......\..........\........\............\...........\....................\_primary.dat
......\..........\........\............\...........\....................\_primary.vhd
......\..........\........\............\...........\cyclone_routing_wire
......\..........\........\............\...........\....................\verilog.asm
......\..........\........\............\...........\....................\_primary.dat
......\..........\........\............\...........\....................\_primary.vhd
......\..........\........\............\...........\cyclone_scale_cntr
......\..........\........\............\...........\..................\verilog.asm
......\..........\........\............\...........\..................\_primary.dat
......\..........\........\............\...........\..................\_primary.vhd
......\..........\........\............\...........\_temp
......\..........\........\............\...........\_info
......\..........\........\............\lpm_ver
......\..........\........\............\.......\@l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
......\..........\........\............\.......\....................................\verilog.asm
......\..........\........\............\.......\....................................\_primary.dat
......\..........\........\............\.......\....................................\_primary.vhd
......\..........\........\............\.......\@l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
......\..........\........\............\.......\....................................\verilog.asm
......\..........\........\............\.......\....................................\_primary.dat
......\..........\........\............\.......\....................................\_primary.vhd
......\..........\........\............\.......\@l@p@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
......\..........\........\............\.......\................................................\verilog.asm
......\..........\........\............\.......\................................................\_primary.dat
......\..........\........\............\.......\................................................\_primary.vhd
......\..........\........\............\.......\lpm_abs
......\..........\........\............\.......\.......\verilog.asm
......\..........\........\............\.......\.......\_primary.dat
......\..........\........\............\.......\.......\_primary.vhd
......\..........\........\............\.......\lpm_add_sub
......\..........\........\............\.......\...........\verilog.asm
......\..........\........\............\.......\...........\_primary.dat
......\..........\........\............\.......\...........\_primary.vhd
......\..........\........\............\.......\lpm_and
......\..........\........\............\.......\.......\verilog.asm
......\..........\........\............\.......\.......\_primary.dat
......\..........\........\............\.......\.......\_primary.vhd
......\..........\........\............\.......\lpm_bipad
......\..........\........\............\.......\.........\verilog.asm
......\..........\........\............\.......\.........\_primary.dat
......\..........\........\............\.......\.........\_primary.vhd
......\..........\........\............\.......\lpm_bustri
......\..........\........\............\.......\..........\verilog.asm
......\..........\........\............\.......\..........\_primary.dat
......\..........\........\............\.......\..........\_primary.vhd
......\..........\........\............\.......\lpm_clshift
......\..........\........\............\.......\...........\verilog.asm
......\..........\........\............\.......\...........\_primary.dat
......\..........\........\............\.......\...........\_primary.vhd
......\..........\........\............\.......\lpm_compare
......\..........\........\............\.......\...........\verilog.asm
......\..........\........\............\.......\...........\_primary.dat
......\..........\........\............\.......\...........\_primary.vhd
......\..........\........\............\.......\lpm_constant
......\..........\........\............\.......\............\verilog.asm
......\..........\........\............\.......\............\_primary.dat
......\..........\........\............\.......\............\_primary.vhd
......\..........\........\............\.......\lpm_counter
......\..........\........\............\.......\...........\verilog.asm
......\..........\........\............\.......\...........\_primary.dat
......\..........\........\............\.......\...........\_primary.vhd
......\..........\........\............\.......\lpm_decode
......\..........\........\............\.......\..........\verilog.asm
......\..........\........\............\.......\..........\_primary.dat
......\..........\........\............\.......\..........\_primary.vhd
......\..........\........\............\.......\lpm_divide
......\..........\........\............\.......\..........\verilog.asm
......\..........\........\............\.......\..........\_primary.dat
......\..........\........\............\.......\..........\_primary.vhd
......\..........\........\............\.......\lpm_ff
......\..........\........\............\.......\......\verilog.asm
......\..........\........\............\.......\......\_primary.dat
......\..........\........\............\.......\......\_primary.vhd
......\..........\........\............\.......\lpm_fifo
......\..........\........\............\.......\........\verilog.asm
......\..........\........\............\.......\........\_primary.dat
......\..........\........\............\.......\........\_primary.vhd
......\..........\........\............\.......\lpm_fifo_dc
......\..........\........\............\.......\...........\verilog.asm
......\..........\........\............\.......\...........\_primary.dat
......\..........\........\............\.......\...........\_primary.vhd
......\..........\........\............\.......\lpm_fifo_dc_async
......\..........\........\............\.......\.................\verilog.asm
......\..........\........\............\.......\.................\_primary.dat
......\..........\........\............\.......\.................\_primary.vhd
......\..........\........\............\.......\lpm_fifo_dc_dffpipe
......\..........\........\............\.......\...................\verilog.asm
......\..........\........\............\.......\...................\_primary.dat
......\..........\........\............\.......\...................\_primary.vhd
......\..........\........\............\.......\lpm_fifo_dc_fefifo
......\..........\........\............\.......\..................\verilog.asm
......\..........\........\............\.......\..................\_primary.dat
......\..........\........\............\.......\..................\_primary.vhd
......\..........\........\............\.......\lpm_inpad
......\..........\........\............\.......\.........\verilog.asm
......\..........\........\............\.......\.........\_primary.dat
......\..........\........\............\.......\.........\_primary.vhd
......\..........\........\............\.......\lpm_inv
......\..........\........\............\.......\.......\verilog.asm
......\..........\........\............\.......\.......\_primary.dat
......\..........\........\............\.......\.......\_primary.vhd
......\..........\........\............\.......\lpm_latch
......\..........\........\............\.......\.........\verilog.asm
......\..........\........\............\.......\.........\_primary.dat
......\..........\........\............\.......\.........\_primary.vhd
......\..........\........\............\.......\lpm_mult
......\..........\........\............\.......\........\verilog.asm
......\..........\........\............\.......\........\_primary.dat
......\..........\........\............\.......\........\_primary.vhd
......\..........\........\............\.......\lpm_mux
......\..........\........\............\.......\.......\verilog.asm
......\..........\........\............\.......\.......\_primary.dat
......\..........\........\............\.......\.......\_primary.vhd
......\..........\........\............\.......\lpm_or
......\..........\........\............\.......\......\verilog.asm
......\..........\........\............\.......\......\_primary.dat
......\..........\........\............\.......\......\_primary.vhd
......\..........\........\............\.......\lpm_outpad
......\..........\........\............\.......\..........\verilog.asm
......\..........\........\............\.......\..........\_primary.dat
......\..........\........\............\.......\..........\_primary.vhd
......\..........\........\............\.......\lpm_ram_dp
......\..........\........\............\.......\..........\verilog.asm
......\..........\........\............\.......\..........\_primary.dat
......\..........\........\............\.......\..........\_primary.vhd
......\..........\........\............\.......\lpm_ram_dq
......\..........\........\............\.......\..........\verilog.asm
......\..........\........\............\.......\..........\_primary.dat
......\..........\........\............\.......\..........\_primary.vhd
......\..........\........\............\.......\lpm_ram_io
......\..........\........\............\.......\..........\verilog.asm
......\..........\........\............\.......\..........\_primary.dat
......\..........\........\............\.......\..........\_primary.vhd
......\..........\........\............\.......\lpm_rom
......\..........\........\............\.......\.......\verilog.asm
......\..........\........\............\.......\.......\_primary.dat
......\..........\........\............\.......\.......\_primary.vhd
......\..........\........\............\.......\lpm_shiftreg
......\..........\........\............\.......\............\verilog.asm
......\..........\........\............\.......\............\_primary.dat
......\..........\........\............\.......\............\_primary.vhd
......\..........\........\............\.......\lpm_xor
......\..........\........\............\.......\.......\verilog.asm
......\..........\........\............\.......\.......\_primary.dat
......\..........\........\............\.......\.......\_primary.vhd
......\..........\........\............\.......\_temp
......\..........\........\............\.......\_info
......\..........\........\............\sgate_ver
......\..........\........\............\.........\io_buf_opdrn
......\..........\........\............\.........\............\verilog.asm
......\..........\........\............\.........\............\_primary.dat
......\..........\........\............\.........\............\_primary.vhd
......\..........\........\............\.........\io_buf_tri
......\..........\........\............\.........\..........\verilog.asm
......\..........\........\............\.........\..........\_primary.dat
......\..........\........\............\.........\..........\_primary.vhd
......\..........\........\............\.........\mux21
......\..........\........\............\.........\.....\verilog.asm
......\..........\........\............\.........\.....\_primary.dat
......\..........\........\............\.........\.....\_primary.vhd
......\..........\........\............\.........\oper_add
......\..........\........\............\.........\........\verilog.asm
......\..........\........\............\.........\........\_primary.dat
......\..........\........\............\.........\........\_primary.vhd
......\..........\........\............\.........\oper_addsub
......\..........\........\............\.........\...........\verilog.asm
......\..........\........\............\.........\...........\_primary.dat
......\..........\........\............\.........\...........\_primary.vhd
......\..........\........\............\.........\oper_bus_mux
......\..........\........\............\.........\............\verilog.asm
......\..........\........\............\.........\............\_primary.dat
......\..........\........\............\.........\............\_primary.vhd
......\..........\........\............\.........\oper_decoder
......\..........\........\............\.........\............\verilog.asm
......\..........\........\............\.........\............\_primary.dat
......\..........\........\............\.........\............\_primary.vhd
......\..........\........\............\.........\oper_div
......\..........\........\............\.........\........\verilog.asm
......\..........\........\............\.........\........\_primary.dat
......\..........\........\............\.........\........\_primary.vhd
......\..........\........\............\.........\oper_latch
......\..........\........\............\.........\..........\verilog.asm
......\..........\........\............\.........\..........\_primary.dat
......\..........\........\............\.........\..........\_primary.vhd
......\..........\........\............\.........\oper_left_shift
......\..........\........\............\.........\...............\verilog.asm
......\..........\........\............\.........\...............\_primary.dat
......\..........\........\............\.........\...............\_primary.vhd
......\..........\........\............\.........\oper_less_than
......\..........\........\............\.........\..............\verilog.asm
......\..........\........\............\.........\..............\_primary.dat
......\..........\........\............\.........\..............\_primary.vhd
......\..........\........\............\.........\oper_mod
......\..........\........\............\.........\........\verilog.asm
......\..........\........\............\.........\........\_primary.dat
......\..........\........\............\.........\........\_primary.vhd
......\..........\........\............\.........\oper_mult
......\..........\........\............\.........\.........\verilog.asm
......\..........\........\............\.........\.........\_primary.dat
......\..........\........\............\.........\.........\_primary.vhd
......\..........\........\............\.........\oper_mux
......\..........\........\............\.........\........\verilog.asm
......\..........\........\............\.........\........\_primary.dat
......\..........\........\............\.........\........\_primary.vhd
......\..........\........\............\.........\oper_right_shift
......\..........\........\............\.........\................\verilog.asm
......\..........\........\............\.........\................\_primary.dat
......\..........\........\............\.........\................\_primary.vhd
......\..........\........\............\.........\oper_rotate_left
......\..........\........\............\.........\................\verilog.asm
......\..........\........\............\.........\................\_primary.dat
......\..........\........\............\.........\................\_primary.vhd
......\..........\........\............\.........\oper_rotate_right
......\..........\........\............\.........\.................\verilog.asm
......\..........\........\............\.........\.................\_primary.dat
......\..........\........\............\.........\.................\_primary.vhd
......\..........\........\............\.........\oper_selector
......\..........\........\............\.........\.............\verilog.asm
......\..........\........\............\.........\.............\_primary.dat
......\..........\........\............\.........\.............\_primary.vhd
......\..........\........\............\.........\tri_bus
......\..........\........\............\.........\.......\verilog.asm
......\..........\........\............\.........\.......\_primary.dat
......\..........\........\............\.........\.......\_primary.vhd
......\..........\........\............\.........\_temp
......\..........\........\............\.........\_info
......\..........\........\counter.sft
......\..........\........\counter.vo
......\..........\........\counter_modelsim.xrf
......\..........\........\counter_run_msim_gate_verilog.do
......\..........\........\counter_run_msim_gate_verilog.do.bak1
......\..........\........\counter_run_msim_gate_verilog.do.bak2
......\..........\........\counter_run_msim_gate_verilog.do.bak3
......\..........\........\counter_run_msim_gate_verilog.do.bak4
......\..........\........\counter_run_msim_gate_verilog.do.bak5
......\..........\........\counter_run_msim_rtl_verilog.do
......\..........\........\counter_run_msim_rtl_verilog.do.bak1
......\..........\........\counter_run_msim_rtl_verilog.do.bak2
......\..........\........\counter_run_msim_rtl_verilog.do.bak3
......\..........\........\counter_run_msim_rtl_verilog.do.bak4
......\..........\........\counter_run_msim_rtl_verilog.do.bak5
......\..........\........\counter_run_msim_rtl_verilog.do.bak6
......\..........\........\counter_run_msim_rtl_verilog.do.bak7
......\..........\........\counter_run_msim_rtl_verilog.do.bak8
......\..........\........\counter_run_msim_rtl_verilog.do.bak9
......\..........\........\counter_v.sdo
......\..........\........\modelsim.ini
......\..........\........\msim_transcript
......\..........\........\vsim.wlf
......\counter.asm.rpt
......\counter.done
......\counter.eda.rpt
......\counter.fit.rpt
......\counter.fit.smsg
......\counter.fit.summary
......\counter.flow.rpt
......\counter.map.rpt
......\counter.map.summary
......\counter.pin
......\counter.pof
......\counter.qpf
......\counter.qsf
......\counter.qws
......\counter.sof
......\counter.tan.rpt
......\counter.tan.summary
......\counter.v
......\counter_nativelink_simulation.rpt
......\counter_tb.v
......\transcript