RISC 감소 Verilog 언어 CPU IP 코어, 32 비트 데이터 폭, 5 단계 파이프라인 아키텍처와 명령어 없을지도 및 인터럽트 처리, Verilog 언어 학습자 기준에 적합 한 CPU 사용 하 여 설정 하는 명령.




File list:
32bit RISC CPU IP
................\potato_verilog
................\..............\alu.v
................\..............\cntrl_rf.v
................\..............\cpu.v
................\..............\decode.v
................\..............\forward.v
................\..............\interrupt.v
................\..............\mpu.v
................\..............\pc_gen.v
................\..............\ram.v
................\..............\regfile.v
................\..............\reg_ex.v
................\..............\reg_id.v
................\..............\reg_if.v
................\..............\reg_mem.v
................\..............\rom.v
................\..............\write_back.v
................\约束文件.doc