소스 Verilog 프로그램을 직접 사용할 수있는 2 개의 16 비트 곱셈의 번호, 사용하는 부스 알고리즘, 상태 머신 계층적 데이터와 컨트롤러는 두 개의 하위의 실현에 기반 - 모듈, 소스 코드의 무결성을 달성하기 위해 테스트 testBench.




File list:
Booth_Multiplier_STG.v
Controller.v
Datapath.v
testBench.v