JPEG 이미지 압축 소스 코드 Verilog, 그걸 얻기 위해, 어려운 오 ~ ~ ~




File list:
jpeg_encoder
...........\csrc
...........\....\5NrIB_d.o
...........\....\5NrI_d.o
...........\....\5NrI_d.o.incr
...........\....\F7Ud_1_d.o
...........\....\F7Ud_1_d.o.incr
...........\....\F7Ud_1_l.dat
...........\....\filelist
...........\....\FYny_1_d.o
...........\....\FYny_1_d.o.incr
...........\....\FYny_1_l.dat
...........\....\jPAz_1_d.o
...........\....\jPAz_1_d.o.incr
...........\....\jPAz_1_l.dat
...........\....\kl6A_1_d.o
...........\....\kl6A_1_d.o.incr
...........\....\kl6A_1_l.dat
...........\....\LgGi_1_d.o
...........\....\LgGi_1_d.o.incr
...........\....\LgGi_1_l.dat
...........\....\Makefile
...........\....\mNAn_1_d.o
...........\....\mNAn_1_d.o.incr
...........\....\mNAn_1_l.dat
...........\....\Oqwd_1_d.o
...........\....\Oqwd_1_d.o.incr
...........\....\Oqwd_1_l.dat
...........\....\otLr_1_d.o
...........\....\otLr_1_d.o.incr
...........\....\otLr_1_l.dat
...........\....\product_timestamp
...........\....\SIM_l.o
...........\....\vcsconst.incr
...........\....\vcspieces.incr
...........\....\vcstype.incr
...........\....\vcs_rebuild
...........\....\Z8tb_1_d.o
...........\....\Z8tb_1_d.o.incr
...........\....\Z8tb_1_l.dat
...........\debussyLog
...........\..........\compiler.log
...........\..........\debussy.cmd
...........\..........\exe.log
...........\..........\novas.rc
...........\..........\pes.bat
...........\..........\ToNetlist.log
...........\..........\turbo.log
...........\..........\verdi.log
...........\jpeg_encoder
...........\............\work
...........\............\....\@f@a0
...........\............\....\.....\verilog.asm
...........\............\....\.....\_primary.dat
...........\............\....\.....\_primary.vhd
...........\............\....\@f@a1
...........\............\....\.....\verilog.asm
...........\............\....\.....\_primary.dat
...........\............\....\.....\_primary.vhd
...........\............\....\@f@a2
...........\............\....\.....\verilog.asm
...........\............\....\.....\_primary.dat
...........\............\....\.....\_primary.vhd
...........\............\....\@f@a5
...........\............\....\.....\verilog.asm
...........\............\....\.....\_primary.dat
...........\............\....\.....\_primary.vhd
...........\............\....\@j@p@e@gen
...........\............\....\..........\verilog.asm
...........\............\....\..........\_primary.dat
...........\............\....\..........\_primary.vhd
...........\............\....\add
...........\............\....\...\verilog.asm
...........\............\....\...\_primary.dat
...........\............\....\...\_primary.vhd
...........\............\....\barrel_shifter
...........\............\....\..............\verilog.asm
...........\............\....\..............\_primary.dat
...........\............\....\..............\_primary.vhd
...........\............\....\cactable
...........\............\....\........\verilog.asm
...........\............\....\........\_primary.dat
...........\............\....\........\_primary.vhd
...........\............\....\csa4
...........\............\....\....\verilog.asm
...........\............\....\....\_primary.dat
...........\............\....\....\_primary.vhd
...........\............\....\csa5
...........\............\....\....\verilog.asm
...........\............\....\....\_primary.dat
...........\............\....\....\_primary.vhd
...........\............\....\csa51
...........\............\....\.....\verilog.asm
...........\............\....\.....\_primary.dat
...........\............\....\.....\_primary.vhd
...........\............\....\csa52
...........\............\....\.....\verilog.asm
...........\............\....\.....\_primary.dat
...........\............\....\.....\_primary.vhd
...........\............\....\csa6
...........\............\....\....\verilog.asm
...........\............\....\....\_primary.dat
...........\............\....\....\_primary.vhd
...........\............\....\dcdiff_htable
...........\............\....\.............\verilog.asm
...........\............\....\.............\_primary.dat
...........\............\....\.............\_primary.vhd
...........\............\....\dct
...........\............\....\...\verilog.asm
...........\............\....\...\_primary.dat
...........\............\....\...\_primary.vhd
...........\............\....\dctctl
...........\............\....\......\verilog.asm
...........\............\....\......\_primary.dat
...........\............\....\......\_primary.vhd
...........\............\....\dct_1d
...........\............\....\......\verilog.asm
...........\............\....\......\_primary.dat
...........\............\....\......\_primary.vhd
...........\............\....\dqram64
...........\............\....\.......\verilog.asm
...........\............\....\.......\_primary.dat
...........\............\....\.......\_primary.vhd
...........\............\....\jpegctl
...........\............\....\.......\verilog.asm
...........\............\....\.......\_primary.dat
...........\............\....\.......\_primary.vhd
...........\............\....\lactable
...........\............\....\........\verilog.asm
...........\............\....\........\_primary.dat
...........\............\....\........\_primary.vhd
...........\............\....\packer
...........\............\....\......\verilog.asm
...........\............\....\......\_primary.dat
...........\............\....\......\_primary.vhd
...........\............\....\qram64
...........\............\....\......\verilog.asm
...........\............\....\......\_primary.dat
...........\............\....\......\_primary.vhd
...........\............\....\scc2
...........\............\....\....\verilog.asm
...........\............\....\....\_primary.dat
...........\............\....\....\_primary.vhd
...........\............\....\scc4
...........\............\....\....\verilog.asm
...........\............\....\....\_primary.dat
...........\............\....\....\_primary.vhd
...........\............\....\sfifo
...........\............\....\.....\verilog.asm
...........\............\....\.....\_primary.dat
...........\............\....\.....\_primary.vhd
...........\............\....\sizetable
...........\............\....\.........\verilog.asm
...........\............\....\.........\_primary.dat
...........\............\....\.........\_primary.vhd
...........\............\....\smul
...........\............\....\....\verilog.asm
...........\............\....\....\_primary.dat
...........\............\....\....\_primary.vhd
...........\............\....\sub
...........\............\....\...\verilog.asm
...........\............\....\...\_primary.dat
...........\............\....\...\_primary.vhd
...........\............\....\transram64
...........\............\....\..........\verilog.asm
...........\............\....\..........\_primary.dat
...........\............\....\..........\_primary.vhd
...........\............\....\vlcctl
...........\............\....\......\verilog.asm
...........\............\....\......\_primary.dat
...........\............\....\......\_primary.vhd
...........\............\....\zzscan
...........\............\....\......\verilog.asm
...........\............\....\......\_primary.dat
...........\............\....\......\_primary.vhd
...........\............\....\_info
...........\............\XilinxCoreLib
...........\............\.............\_info
...........\............\add.v
...........\............\barrel_shifter.v
...........\............\cactable.v
...........\............\csa4.v
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...........\............\csa51.v
...........\............\csa52.v
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...........\............\dct_1d.v
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...........\............\transcript
...........\............\transram64.v
...........\............\vlcctl.v
...........\............\zzscan.v
...........\.encoder.f.swp
...........\barrel_shifter.v
...........\cactable.v
...........\csa4.v
...........\csa5.v
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...........\dqram64.v
...........\encoder.f
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