| 651.spii_mastter |
| CPLD를 바탕 / IP 코어는 SPI의 FPGA는 SPI의 달성을 제어하는 |
| time: 2008-07-21 size:2.00 KB KB tool:VHDL down: 1 |
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| 652.ADCC0809_VHDL_ctrrl |
| VHDL 제어 칩 ADC0809는 AD 변환 후 읽기와 쓰기 및 데이터의 수집을 달성했다. |
| time: 2008-07-21 size:5.00 KB KB tool:VHDL down: 2 |
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| 653.LVDDSzip |
| 예를 들어 디자인의 LVDS 이세 타이밍 분석 및 낮은 수준의 기기에 방법에 제약 LVDS 디바이스 핀 하단에 레이아웃의 레이아웃을 사용하는 학습, 기본 레이아웃 설계 과정, 기본 장치 레이아웃 제약, 타이밍 분석기의 위치를 , 타이밍 마법사를 사용하여 개선하는 방법을 사용합니다. |
| time: 2008-07-21 size:127 KB KB tool:VHDL down: 2 |
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| 654.aluu1811 |
| Alu 계산기 VHDL 코드, 16의 계산 방법을 도입, CPU의 디자인을 위해 사용될 수있습니다 |
| time: 2008-07-21 size:2.00 KB KB tool:VHDL down: 0 |
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| 655.SELLLERR |
| Verilog HDL을 - 기계 제어 회로 설계 기반 자동 판매기 : 자동 판매기의 다른 종류의 물건을 오가지에, A = 사랑 1.00에 대한 가격을, B 조 = 1.50는 C = 1.80, D 조 = 10월 3일, 전자 = 5.00. 자동 판매기 일위안, 5 태평양 표준시, 태평양 표준시 01시 01분 3 개의 동전을 받아들일 수있다 (즉, 3 개의 입력 신호를 IY, IWJ, IYJ), 그리고 3의 LED에서 7 2000000 대신해, 각도의 대리인 ()에 표시됩니다 돈을 투자의 총 금액은 최대 9.90 위안, 만약 가치보다, 새 동전을 넣어지게된다 물건의 신호 입력을 선택 큽니다 |
| time: 2008-07-21 size:2.00 KB KB tool:VHDL down: 0 |
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| 656.3dees_vhddl |
| 3 다시 - 데 (의 3DES) 암호화 알고리즘과 질문 및 답변의 VHDL 구현. |
| time: 2008-07-21 size:138 KB KB tool:VHDL down: 1 |
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| 657.BBaasicRSA |
| FPGA를 검증을 통해 실제 VHDL 구현 RSA는 암호화 알고리즘. |
| time: 2008-07-21 size:10.0 KB KB tool:VHDL down: 0 |
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| 658.DE22_LCM_Nuum |
| 오른쪽 하단 모서리에있는 시스템은 LCM DE2 Verilog 코드를 기반으로, 핵심 인물, 색상을 변경할 때마다 늘어난다 시험을 통과해야한다 LCM의 숫자를 보여줍니다. |
| time: 2008-07-21 size:1.04 MB KB tool:VHDL down: 1 |
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| 659.VHDDhzip |
| VHDL. 오르간 소스 설계 과정. 제가 다른 곳으로 아래에서 왔어요. 기밀 유지하고있다. 소스 코드의 무결성, 당신의 관심을 끌기에 직접 사용될 수있습니다. |
| time: 2008-07-21 size:11.0 KB KB tool:VHDL down: 0 |
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| 660.steepper_motor_conttrol_design_example |
| VHDL 스테퍼 모터 제어, 전체의 절반 - 액텔의의 FPGA의 사용 단계를 쇠약 |
| time: 2008-07-21 size:1.29 MB KB tool:VHDL down: 3 |
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| 661.VGAAqudonng |
| FPGA를 기반으로하여 VGA 디스플레이 드라이버 소스 코드를 드라이브 ~하는 동안 완전한 소스 코드를 사용할 수있는 인터페이스를 직접 VGA 친구 드라이버의 개발 드라이브 싶어요. |
| time: 2008-07-21 size:2.00 KB KB tool:VHDL down: 0 |
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| 662.seccondwatcch |
| Verilog 스톱워치 스톱워치를 사용하여 Verilog 달성 달성 |
| time: 2008-07-21 size:385 KB KB tool:VHDL down: 2 |
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| 663.mmiimasuo |
| VHDL 디지털 코드를 잠금 장치를 사용하여, 아주, 다운로드와 같은 실용적인 개발 |
| time: 2008-07-21 size:3.00 KB KB tool:其他 down: 1 |
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| 664.Moddels_and_Testbennches_11_10_2004 |
| 디지털 디자인 VerilogHDL 도서에 대한 개발자와 프로그래밍을 배우는 Verilog 소스 코드 학습 고급 |
| time: 2008-07-21 size:466 KB KB tool:VHDL down: 1 |
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| 665.firr_using__FPGA |
| the 전나무 필터 MATLAB과 Verilog 및 시뮬레이션을 기반으로 |
| time: 2008-07-21 size:25.0 KB KB tool:VHDL down: 1 |
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| 666.tftt_cntlr_ref_v1_000_c |
| 소스 코드의 TFT LCD 컨트롤러 Verilog 프로그램 소스 코드를 성공적으로 프로젝트를합니다. 소스 코드 무결성 및 적용되었습니다 직접 사용될 수있습니다. 이 테스트를 통과했다. |
| time: 2008-07-21 size:16.0 KB KB tool:VHDL down: 0 |
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| 667.SCIIrar |
| SCI는 인터페이스를 VHDL로 작성된. quartusII6.0 작품! |
| time: 2008-06-19 size:192 KB KB tool:VHDL down: 0 |
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| 668.UARRTzip |
| the 9600 전송 속도에 대한 입력 클럭 20M,, 시리얼 트랜시버 기능, 주파수 일부 다른 전송 속도의 트랜시버 계수를 수정하여 얻을 수있는 |
| time: 2008-06-01 size:8.00 KB KB tool:VHDL down: 0 |
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| 669.i2ccrar |
| 의 I2C VHDL 코어의 언어를 개발, 이미 통해 확인되었습니다! |
| time: 2008-04-10 size:344 KB KB tool:C++ down: 0 |
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| 670.SouurceFiile |
| PS2 키보드를 실험 Verilog HDL을 코드 |
| time: 2008-04-07 size:4.00 KB KB tool:多平台 down: 4 |
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| 671.eloockk |
| VHDL 전자 자물쇠) (PLD, 디지털 시스템 설계를 달성 |
| time: 2008-02-02 size:2.00 KB KB tool:其他 down: 3 |
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| 672.cloockk |
| 멀티 디자인 - 원본 소스의 전자 시계 소스 라인 - 소스`칩 멀티 - 소스 전자 시계 소스, 거기에 3 시간에서 3 시간에 허가를 열고 있으며, 순간부터 그 프로그램 라인 - 소스 하드웨어 트리거 시간에 제한을 이중으로 부과됩니다 LP로 외부 32768Hz 크리스탈 칩 PIC16C55 진동 모드를 사용하여 소스 코드의 무결성과 직접 사용될 수있습니다. |
| time: 2008-01-29 size:3.00 KB KB tool:其他 down: 0 |
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| 673.11..rar |
| 초음파 Ranging VHDL 소스 코드, 우리가 플레이 아래 표현을 살펴 봅시다. |
| time: 2008-01-15 size:2.00 KB KB tool:多平台 down: 3 |
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| 674.DDSSrar |
| 51 DDS와 프로그램의 소스 코드의 전체 소스 코드의 FPGA를 실현했다. |
| time: 2007-10-11 size:6.00 KB KB tool:其他 down: 0 |
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| 675.AD998511 |
| VHDL 언어를 사용하여 개발 사인 함수 발생기 DDS |
| time: 2007-10-08 size:490 KB KB tool:其他 down: 0 |
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