| 276.verilogcode |
| adder, 근무 레지스터, 클록 및 기타 Verilog 소스 코드를 포함합니다. 완전한 소스 코드에서 직접 사용할 수있습니다. |
| time: 2011-02-21 size:35.0 KB KB tool:VHDL down: 0 |
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| 277.FPGA_image |
| 표준 이하의 FPGA 구현 이미지 프로세싱, JPEG 이미지 압축, VHDL 언어로 프로그래밍. 전체 소스 코드에 직접 사용할 수있는 테스트되었습니다. |
| time: 2011-02-21 size:289 KB KB tool:VHDL down: 9 |
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| 278.handshake |
| AMBA 3 AXI 핸드셰이크 프로토콜입니다. 베릴로그 플랫폼입니다. 마스터 및 슬레이브입니다. 완전 한 소스 코드, 테스트를 통과 했다. |
| time: 2011-02-17 size:192 KB KB tool:PPT down: 1 |
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| 279.VHDL1 |
| CPLD를 사용 하 여 자동 전송 속도 검색 메서드 데이터 수신기 모듈 시스템을 분석 자동 전송 속도 검출, 그것은, 방법의 응용 프로그램을 홍보 하기 위해서 마지막 시뮬레이션 결과, 주어진 언어를 프로그래밍 하는 VHDL의 사용 원칙을 도입 했다. 키워드: 시리얼 통신, 전송 속도, 자동-감지, 시뮬레이션 결과 테스트를 통과 했다. |
| time: 2011-02-16 size:125 KB KB tool:VHDL down: 0 |
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| 280.multi-cycle-MIPS |
| multicycle MIPS verilog 구현 |
| time: 2011-02-13 size:3.00 KB KB tool:VHDL down: 1 |
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| 281.multicycle-MIPS |
| multicycle MIPS 승수 verilog 구현 |
| time: 2011-02-13 size:4.00 KB KB tool:VHDL down: 1 |
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| 282.dianzheng333 |
| 도트 매트릭스 디스플레이 VHDL에 기반 합니다. 프로젝트 파일을 받고 있다. 동적 소스 코드의 무결성을 표시 하 고 직접 사용할 수 있습니다. |
| time: 2011-02-12 size:191 KB KB tool:VHDL down: 0 |
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| 283.PS_2_KEY |
| PS2 키보드 인터페이스를 통해 테스트 대상 Quartus 8.1 VHDL 언어의 사용에 대해 간단한 작업 파도 만들 수 있습니다 파일 않았다 시뮬레이션 실험 |
| time: 2011-02-11 size:57.0 KB KB tool:VHDL down: 1 |
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| 284.NewFolder |
| 이들은 이중 엘리베이터 설계를위한 verilog로 작성된 코드입니다 |
| time: 2011-02-10 size:6.00 KB KB tool:Windows_Unix down: 0 |
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| 285.GCD |
| 가장 큰 공통 제 수 Verilog RTL 수준 설계 및 칩 소스 코드의 무결성, 디자인과 직접 사용 될 수 있습니다. |
| time: 2011-02-09 size:215 KB KB tool:VHDL down: 0 |
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| 286.Block.nonblock |
| 베릴로그 회로 차단 및 비차단 조건 디자인 코드와 청사진의 비교 |
| time: 2011-02-09 size:101 KB KB tool:VHDL down: 0 |
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| 287.zpu_latest.tar |
| hdl의 zylon에서 zpu32 형식, 작은, 밝은, 효율적인 |
| time: 2011-02-05 size:292 KB KB tool:VHDL down: 0 |
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| 288.Lab3 |
| DE2 보드 lcd 디스플레이 텍스트 |
| time: 2011-02-04 size:186 KB KB tool:VHDL down: 0 |
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| 289.UART_TVHDL |
| UART 통신 디자인 VHDL에 기반: PC 시리얼 포트 (RS232) 통신 CPLD의 실현. CPLD 행 및 FIFO (선입 메모리의 경우)에서 처음에 쓴 데이터 PC 8 비트 데이터를 받을 수 있습니다, 그리고 다음 8 비트 데이터의 완료를 PC로 전송 후 FIFO 로부터 제거는 CPLD 수신. 테스트를 통과 했다. |
| time: 2011-02-03 size:479 KB KB tool:VHDL down: 0 |
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| 290.PS2UART_verilog |
| PS/2 키보드 인터페이스 구현 Verilog, PS/2 키보드 데이터 수신 및 PC 디스플레이 RS232 통해 전송 하는 ASCII 코드 변환에 기반 합니다. |
| time: 2011-02-02 size:326 KB KB tool:VHDL down: 1 |
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| 291.ofdmbaseband |
| OFDM PHY 이므로 적응형 그것 supportsmultiple 구성표 BPSK, QPSK, 16-QAM 64-QAM fordata 사업자 변조. 별자리 다이어그램 aregray 매핑되고 난 및 각 모델의 그들의 정규화 계수 C tocalculate 규모와 함께 각 수신 하지 조합 Q (phaseand에서 구적) 구성 요소는 규모를 보여줍니다. |
| time: 2011-01-30 size:1.43 MB KB tool:VHDL down: 0 |
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| 292.cpu |
| 이 프로그램은 완료 된 개발 주로 CPU 모듈의 몇 가지 주요 특징, 개발 언어 Verilog 하드웨어 언어, 기본적인 시뮬레이션의 CPU 코어 기능! |
| time: 2011-01-19 size:5.00 KB KB tool:VHDL down: 1 |
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| 293.verilog |
| 베릴로그 HDL1. 적외선 전송 변조 회로 2. 소수 주파수-3. 최대 공약수와 최소 공배수 4. 초시계 완전 한 소스 코드, 테스트를 통과 했다. |
| time: 2011-01-16 size:11.0 KB KB tool:VHDL down: 1 |
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| 294.clock |
| VHDL 디지털 시계 추출 Quartus II 프로젝트 파일을 사용 하는 프로젝트 폴더 |
| time: 2011-01-16 size:594 KB KB tool:VHDL down: 0 |
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| 295.cpu |
| Verilog 언어로 작성 된 간단한 CPU 희망 포인트를 참조할 수 있습니다. |
| time: 2011-01-14 size:78.0 KB KB tool:VHDL down: 1 |
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| 296.ff |
| 사이트의 간단한 웹 사이트는 매우 간단 하다. 난 내 자신 썼습니다. 순간 요 쓰기-뭔가 |
| time: 2011-01-13 size:444 KB KB tool:VHDL down: 0 |
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| 297.bcd_to_7segmentos |
| 7 세그먼트 디스플레이 테스트 xboard 자일링스에서 bcd, 모든 개발된에 vhdl 코드 |
| time: 2011-01-07 size:588 KB KB tool:VHDL down: 0 |
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| 298.4bits_adder |
| vhdl 시뮬레이션, 도식 및 보드 자일링스 x에 시험에서 4 비트 가산기 서 면 |
| time: 2011-01-07 size:295 KB KB tool:VHDL down: 0 |
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| 299.i2c |
| I2C RTL 소스 코드, Verilog, 소스 코드의 무결성을 확인, 직접 사용할 수 있습니다. |
| time: 2011-01-06 size:87.0 KB KB tool:VHDL down: 0 |
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| 300.intra_onu_dba |
| gpon_intra_onu_dba example |
| time: 2011-01-02 size:80.0 KB KB tool:other down: 0 |
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