| 351.ram |
| ram특성인 읽고 쓸수있는 ram을 기본적인 소스로 짯습니다. |
| time: 2010-10-29 size:79.0 KB KB tool:other down: 0 |
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| 352.Frequency divider |
| 주파수를 나누는 기본 소스입니다. |
| time: 2010-10-29 size:330 KB KB tool:other down: 0 |
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| 353.color_converter_latest.tar |
| 코어의 주요 목적은 CIE XYZ와 같은 색상 변환 작업 YCbCr 작업. 다른 컬러 시스템 하나에서 색상 변환의 주요 부분에 3 x 3 행렬 곱셈 벡터 덧셈 마칩니다. 따라서 현재 코어 진정한 3 x 3 매트릭스 곱하기와 입력된 데이터 스트림의 벡터 더하기를 수행합니다. 패키지에 ccfactors_pkg.vhd 모든 가장 인기 있는 변환 행렬을 선물 한다. 이러한 드를 사용할 수 있습니다. |
| time: 2010-10-25 size:331 KB KB tool:VHDL down: 2 |
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| 354.CLOCK |
| 7 세그먼트에서 디스플레이 시간 VHDL fo FPGA 디바이스에서 Clcok 소스 코드 |
| time: 2010-10-24 size:936 KB KB tool:VHDL down: 1 |
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| 355.ADC0809 |
| ADC0809 간단한 컨트롤을 사용 하는 VHDL 언어를 기준으로 합니다. Adc0809는 내부 클록, 외부 클록 신호 10 KHz ~ 여기 FPGA 시스템 클록 (50 MHz) 256 분배기 얻 clk1에 의해 수행 하는 1290Hz (195 KHz) ADC0809 시계로 변환 작업 테스트를 통과 했다. |
| time: 2010-10-20 size:401 KB KB tool:VHDL down: 0 |
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| 356.vhdl-pipeline-mips_latest.tar |
| vhdl에서 mips 파이프라인 |
| time: 2010-10-14 size:1.08 MB KB tool:VHDL down: 1 |
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| 357.mux |
| 멀티플렉서 |
| time: 2010-10-10 size:189 KB KB tool:other down: 0 |
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| 358.bcd |
| 세그먼트로 확인 스위치 올릴때마다 세그먼트 발생 |
| time: 2010-10-10 size:239 KB KB tool:other down: 0 |
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| 359.DE1_D5M_LTM |
| 베릴로그 이미지 센서 ov7660 버전 코드에 대 한 새 코드 |
| time: 2010-09-19 size:194 KB KB tool:C++ Builder down: 0 |
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| 360.LIP6201CORE_mp3 |
| MPEG3 MP3 플레이어 VHDL 소스 코드 MPEG3 MP3 플레이어 VHDL 소스 코드 |
| time: 2010-09-18 size:649 KB KB tool:VHDL down: 0 |
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| 361.diantivhdl |
| VHDL 승강기 설계, 스위치 도어, 경보 장치, 내부 요청 및 외부 요청 6 층 |
| time: 2010-09-15 size:159 KB KB tool:VHDL down: 11 |
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| 362.h264.tar |
| h.264 bluespec 시스템 verilog 소스 코드 |
| time: 2010-09-13 size:1016 KB KB tool:Others down: 2 |
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| 363.sdram_vhdl |
| VHDL 구현 SDRAM을 읽기 및 프로그램 코드를 작성, 완전한 소스 코드를 참조할 수있는 학습 테스트한 바로 사용할 수있습니다. |
| time: 2010-09-13 size:26.0 KB KB tool:VHDL down: 3 |
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| 364.spitoi2s3 |
| SPI를 전송, FPGA를 전체 모듈, SPI는,이다 그리고 I2S Verilog 프로그램 I2S 하위 모듈로 변환하는 것입니다 shiftreg입니다 |
| time: 2010-09-13 size:5.00 KB KB tool:VHDL down: 1 |
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| 365.ddfsdemo |
| 직접 디지털 주파수 합성기 (직접 디지털 주파수 합성기 : DDFS) VHDL 프로그램의 개발 환경 QuartusII, 최고 50MHz의 시스템 클럭, DDFS PLL은 클럭 166.67MHz, 주소, 비트 - 24의 너비 비트 주파수 단어에 의해 생성된 작업을 20 단계로이 10 단어, RAM을 보이게 테이블을 저장하는 데 사용되는 자사의 주소는 10 비트 넓은 경우, 데이터는 8 비트 폭입니다. |
| time: 2010-09-12 size:632 KB KB tool:Others down: 1 |
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| 366.clock_digital |
| 시간, 분, 초 포함 Verlog HDL을 디지털 시계 프로그램에 의해, 장소에, 디코딩, 디스플레이 스캔 글. 전체 소스 코드, 테스트되었습니다. |
| time: 2010-09-12 size:1008 KB KB tool:VHDL down: 3 |
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| 367.DM3_KX8051_GPS_FTEST_C5T |
| 이것은 FPGA를입니다 - 소스 코드의 무결성을 보장하기 위해 GPS를 프로그램을 기반으로 직접 사용될 수있습니다. |
| time: 2010-09-12 size:273 KB KB tool:VHDL down: 1 |
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| 368.taxi |
| 기반의 CPLD의 결제를 사용하여 장치의 소스 코드를 택시를 작성 Verilog, 전체 소스 코드를 참조하도록, 테스트한 바로 사용할 수있는 필요합니다. |
| time: 2010-09-12 size:1.22 MB KB tool:VHDL down: 2 |
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| 369.MY |
| 내 작품... acedemic에서 acedemic 내 작업에서 다음 웹 사이트를 완전 한 소스 코드, 테스트를 통과 했다. |
| time: 2010-09-10 size:120 KB KB tool:VHDL down: 0 |
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| 370.pc_remote |
| pc 원격 많은 목적을 위해 매우 좋은 응용 프로그램입니다. 완전 한 소스 코드, 테스트를 통과 했다. |
| time: 2010-09-02 size:198 KB KB tool:VHDL down: 0 |
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| 371.Verilog |
| : DDS 측정 단계 사인파 신호 생성기 및 주파수 측정 모듈의 베릴로그 구현 |
| time: 2010-08-30 size:1.31 MB KB tool:VHDL down: 0 |
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| 372.risc8 |
| 베릴로그 risc8 cpu verilog risc8 cpu |
| time: 2010-08-27 size:423 KB KB tool:VHDL down: 1 |
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| 373.uart |
| 직렬 디버깅 도우미 기능과 프로그램 노트 PC와 FPGA 간의 직렬 통신의 실현 이다. |
| time: 2010-08-25 size:100 KB KB tool:C-C++ down: 0 |
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| 374.clock |
| Verilog 구현 스톱워치 프로그램입니다. 이 절차를 수행하지만, 수정할 수있습니다 게재 시계 디자인. 디자인이 필요 매초마다 달성에 따르면하실 수있습니다. 동시에 변경할 수있습니다 주도 및 기타 절차를 실행합니다. 아주 강력한! |
| time: 2010-08-23 size:345 KB KB tool:VHDL down: 4 |
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| 375.src |
| Tcl/tk ㆍ verilog 코드에서 시각화와 사거리 신호등 |
| time: 2010-08-14 size:86.0 KB KB tool:tcl/tk down: 0 |
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