| 501.8dma_bridge |
| 에서 DMA 제어 무결성을 Verilog HDL을 소스 코드에 기반을 직접적으로 사용될 수있습니다. |
| time: 2009-06-06 size:34.0 KB KB tool:VHDL down: 2 |
|
| 502.interleaver |
| 이것은 준비를 사용하여 VHDL interleaver, interleaver의 사용에 의해 간섭을 가능하게 갑자기 무작위로 |
| time: 2009-06-04 size:2.00 KB KB tool:VHDL down: 0 |
|
| 503.ambazip |
| 언어에서 설명한 절차에 VHDL, FPGA를 기반으로 개발된은 AMBA 버스 버스는 연구보고 |
| time: 2009-06-02 size:4.00 KB KB tool:VHDL down: 0 |
|
| 504.marioo |
| vhdl (마리오)에서 게임 |
| time: 2009-06-01 size:1.11 MB KB tool:VHDL down: 1 |
|
| 505.Tri-mode_Ethernet_MAC_Specifications |
| 마카로니 10 100 1000 이더넷 verilog의 code.you에 대한 문서는 본 사이트에 코드를 찾을 수 |
| time: 2009-06-01 size:243 KB KB tool:Others down: 0 |
|
| 506.DIPC11 |
| 5 / 3 잔물결, 참조할 수 있고 소스 코드의 무결성 VHDL 코드 변환에 직접 사용될 수있습니다. |
| time: 2009-05-30 size:412 KB KB tool:VHDL down: 3 |
 |
| 507.clk |
| 는 Quartus II 프로젝트 파일, 전형적인 디지털 시계의 FPGA - 기반 프로젝트에는 하위 - 최고 50MHz 주파수, 세고, 모듈 디코딩됩니다. |
| time: 2009-05-29 size:501 KB KB tool:Others down: 0 |
|
| 508.cclk_vhdl |
| 는 Quartus II 프로젝트 파일, 전형적인 디지털 시계의 FPGA - 기반 프로젝트에는 하위 - 최고 50MHz 주파수, 세고, 모듈 디코딩됩니다. VHDL 언어를 사용합니다. |
| time: 2009-05-29 size:638 KB KB tool:Others down: 0 |
|
| 509.stopwatcch |
| 는 Quartus II 프로젝트 파일, 일반의 FPGA이다 -, 모듈 디코딩 스톱워치, 최고 50MHz 주파수, 계산의 기반 프로젝트입니다. VHDL 언어를 사용합니다. |
| time: 2009-05-29 size:455 KB KB tool:Others down: 1 |
|
| 510.watchh |
| 스톱워치 기능을 가진 VHDL 디자인 : 스톱워치 기능을 시작 / 일시 정지 버튼과 지우기, 정확성을 달성 0.01 초 포함, 8 개의 디지털 튜브 카운트 스캔, 각각의 디지털 제어 및 8 - 핀, 그렇게의 사용으로 전체를 보였다 핀이의 수를 줄일 수있는 방법. 소득을 가장 낮은에서 클록 펄스, 비동기 드라이브 높은 비트 셀의 사용, 클럭 주파수, 디지털 디스플레이, 8 개의 디지털 튜브, 스캔 주파수의 총해야한다 100Hz해야한다 8 배 이상 100Hz. (유료 버튼 코드 제거 여겼습) |
| time: 2009-05-29 size:28.0 KB KB tool:VHDL down: 1 |
|
| 511.Altera_DE1_Training_Courses_Multimedia_Platform.zi |
| 알테라 DE1 교육 과정 동영상 튜토리얼을 완료 멀티미디어 플랫폼의 소스 코드를 직접 사용될 수있습니다. |
| time: 2009-05-29 size:7.20 MB KB tool:VHDL down: 0 |
 |
| 512.lariviere2008ucllinux |
| xsoc vhdl 매우 liitle cpld 또는 FPGA에의 RISC를 CPU에의 SoC 구현을 verilog |
| time: 2009-05-28 size:248 KB KB tool:Unix_Linux down: 1 |
|
| 513.BCHencodeanddecooode |
| VHDL 언어를 달성하기 위해 하드웨어와 bch 인코딩 및 디코딩 |
| time: 2009-05-25 size:172 KB KB tool:VHDL down: 0 |
|
| 514.SDCard_Controlleeer |
| SD 카드 컨트롤러의 IP. SD 카드 계약 2.0와 호환됩니다. the 창사골 버스 인터페이스와 다른 IP 연결의 사용을 촉진합니다. |
| time: 2009-05-25 size:25.0 KB KB tool:VHDL down: 0 |
|
| 515.MediaMobile |
| 평균 vhdl 소스 코드를 이동 |
| time: 2009-05-24 size:2.00 KB KB tool:VHDL down: 0 |
|
| 516.VHDL_electronic_organ |
| 단순 오르간, 음악을 재생할 수있습니다. 이 교과 과정 설계의 주요 내용은 VHDL 언어를 기반으로 디지털 하드웨어 설계 분할자 기관의 사용, 커리큘럼 개발의 사용 GW48 하드웨어 플랫폼, 키 1 키 전자 키보드 8용으로 설계. A 단추를 LED는 음절의 현재 숫자를 보여줍니다. 이 테스트를 통과했다. |
| time: 2009-05-24 size:262 KB KB tool:VHDL down: 0 |
|
| 517.512Mb_ddr_Moduleees |
| DDR 및 DDR DIMM의 컨트롤러 완전한 소스 코드에서 직접 사용할 수 있습니다. |
| time: 2009-05-24 size:24.0 KB KB tool:VHDL down: 1 |
|
| 518.lift_controler-verilog |
| 엘리베이터 제어 절차! ! 전체 소스 코드의 설명 Verilog. |
| time: 2009-05-23 size:650 KB KB tool:VHDL down: 1 |
|
| 519.K163_addition |
| GF2m 소스 코드의 무결성에 타원 곡선은, 직접 사용할 수 있습니다. |
| time: 2009-05-23 size:2.00 KB KB tool:VHDL down: 5 |
|
| 520.K163_point_multiplication |
| GF2m 소스 코드의 무결성에 타원 곡선은, 직접 사용할 수 있습니다. |
| time: 2009-05-23 size:3.00 KB KB tool:VHDL down: 5 |
|
| 521.DDs VHDL Function Signal Generator |
| FPGA 디바이스에 직접 디지털 합성기를 달성 |
| time: 2009-05-20 size:495 KB KB tool:others down: 0 |
 |
| 522.QPSKzip |
| OFDM 시스템 QPSK 변조, FPGA를 디자인하기위한 실질적인 프로그래밍 Verilog |
| time: 2009-05-20 size:2.00 KB KB tool:VHDL down: 1 |
|
| 523.fifo_ptrs_gray |
| synchronius에 대한 그레이 코드 활용을 verilog에서 선입 선출 포인터 |
| time: 2009-05-19 size:4.00 KB KB tool:VHDL down: 1 |
|
| 524.ahb_master1 |
| 이것은 verilog에 AMBA AHB 마스터 프로토콜의 코드입니다 |
| time: 2009-05-19 size:2.00 KB KB tool:VHDL down: 2 |
|
| 525.New |
| amba의 ahb 마스터 디코더 소스 코드의 무결성과 직접 사용할 수 있습니다. |
| time: 2009-05-19 size:2.00 KB KB tool:VHDL down: 0 |
|
