| 101.alu_simulation |
| VHDL alu 장치 설계 및 시뮬레이션 ram, ROM, 클록 발생기 및 2 간단한 프로그램을 실행할. 완전 한 소스 코드, 테스트를 통과 했다. |
| time: 2011-12-26 size:10.0 KB KB tool:VHDL down: 0 |
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| 102.traffic_light |
| Traffic_light VHD 신호등 소스 코드의 무결성을 제어 하 고 직접 사용할 수 있습니다. |
| time: 2011-12-25 size:36.0 KB KB tool:VHDL down: 0 |
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| 103.SPI_Verilog |
| SPI 직렬 버스 인터페이스 VHDL 코드 구현 과정을 설명 합니다. 소스 코드의 무결성과 직접 사용 될 수 있습니다. |
| time: 2011-12-25 size:396 KB KB tool:VHDL down: 0 |
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| 104.JPEG |
| 디지털 이미지 압축 시스템 Verilog 설명--JPEG에 적용-디지털 이미지 압축-JPEG 테스트 설명서에 사용 되는 시스템의 함께 Verilog 테스트 문서 설명 |
| time: 2011-12-23 size:10.0 KB KB tool:VHDL down: 1 |
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| 105.FPGA-based-FFT-processor |
| FFT 프로세서 기반으로 FPGA 기반된 4의 구현 cordic 알고리즘 및 오류 분석 |
| time: 2011-12-21 size:1.05 MB KB tool:VHDL down: 0 |
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| 106.fft |
| 공식 FFT (베릴로그를 사용 하 여 작성) 프로그램 소스 코드의 무결성, 변경 하 고 직접 사용할 수 있습니다. |
| time: 2011-12-21 size:957 KB KB tool:VHDL down: 2 |
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| 107.FPGA_Advantage |
| FPGA를 우세 간단, 매우 좋은 입문 가이드 튜토리얼! 완전한 소스 코드에서 직접 사용할 수있습니다. |
| time: 2011-12-21 size:755 KB KB tool:VHDL down: 0 |
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| 108.DEMO_45_RAM |
| 이것은 VHDL 언어의 RAM에 대한 설명입니다, 그건 아, 고전적인 소스 코드의 무결성, 그리고이 직접적으로 사용될 수있습니다. |
| time: 2011-12-21 size:937 KB KB tool:VHDL down: 2 |
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| 109.all |
| VHDL 프로그램을 사용하고 9999 수만에 도달 아무 표지입니다 + 안티 - 바운스 기능이 좋은 실용적인 프로그램입니다. |
| time: 2011-12-19 size:497 KB KB tool:VHDL down: 0 |
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| 110.servomat |
| antidad_a EQU s0talto EQU s1 이름 바꾸기 sX tbajo EQU s2indicador EQU s3cantidad_b EQU S4 정의 상수 와 등록, 값 이름 ROM 출력 파일 pBlazIDE assemblerVHDL "ROM_form.vhd"에 의해 생성 된 할당 "servo.vhd","servo"grados DSIN 50pwm DSOUT 100 만들기 출력 포트 할당 포트 주소 DSIO 만들기 읽을 수 있는 출력 포트 할당 포트 addressORG 0 리셋 프로그램을 항상 시작 인터럽트를 사용 하는 경우 0 EINT 벡터인터럽트를 활성화 해야 합니다. |
| time: 2011-12-18 size:1.01 MB KB tool:Asm down: 0 |
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| 111.FIR-filter-VHDL-code |
| 17 차 FIR 필터 FPGA VHDL 코드를 기반으로 합니다. 파일의 디지털 FIR 필터 이론에 소개와 함께 제공 된. 완전 한 소스 코드, 테스트를 거쳤습니다. |
| time: 2011-12-18 size:898 KB KB tool:VHDL down: 0 |
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| 112.RAM_256x8 |
| VHDL에서 RAM 256x8bits 코드 |
| time: 2011-12-17 size:1.83 MB KB tool:VHDL down: 0 |
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| 113.VHDL-source-code |
| VHDL 코드 일부에 대 한 유용한 난수 시퀀스 생성기 소스 코드의 무결성을 포함 하며 직접 사용할 수 있습니다. |
| time: 2011-12-16 size:44.0 KB KB tool:VHDL down: 0 |
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| 114.20111122_4 |
| G711 정의 두 가지 주요 압축 알고리즘는 μ-(북미 지역에서 사용 되는 법률 알고리즘 |
| time: 2011-12-15 size:13.0 KB KB tool:VHDL down: 0 |
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| 115.URAT_VHDL |
| 의 FPGA 모듈을 프로젝트 파일은 Quartus II 프로젝트, ADC0809, 모터 제어 PWM을, LCD12864 디스플레이 컨트롤을 사용하여 UART_VHDL |
| time: 2011-12-12 size:233 KB KB tool:VHDL down: 1 |
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| 116.vhdlcodeforcalculator |
| 계산기 VHDL 코드를 사용하여 |
| time: 2011-12-12 size:3.00 KB KB tool:VHDL down: 4 |
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| 117.memory |
| truong trinh 타오 전술 voi 메모리 cua VHDL |
| time: 2011-12-11 size:52.0 KB KB tool:VHDL down: 0 |
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| 118.my_uart1_VERILOG_using-PLL |
| 베릴로그 UART 예제, RS232 Verilog 예제입니다. PC 보드 (FPGA)를 바이트 (바이트)를 보냅니다, 포스트백 (1 바이트) 보드. 간단, 노트의 예. PLL, 그리고 3: 2의 데이터를 사용 하 여 테스트를 통과 했다. |
| time: 2011-12-11 size:495 KB KB tool:VHDL down: 1 |
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| 119.USB2I2C |
| I2C masterEasy 테스트 Visual basic USB I2C 데모 프로그램으로 DLL 및 I2C 어댑터 다음 PC를 사용 하 여 visual basic USB I2C 데모 프로그램 |
| time: 2011-12-10 size:148 KB KB tool:Visual Basic down: 0 |
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| 120.(www.entrance-exam.net)-GEN.-APP |
| dc 모터의 속도 제어를 위한 verilog hdl 코드 |
| time: 2011-12-10 size:397 KB KB tool:VHDL down: 0 |
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| 121.display_combine |
| 이것은 학생 들에 게는 운영 Verilog HDL 할입니다. 디지털 시계가 이다. 때로는 클록 및 스톱 워치 기능. 원문 언어. 완전 한 소스 코드, 테스트를 거쳤습니다. |
| time: 2011-12-06 size:826 KB KB tool:VHDL down: 4 |
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| 122.Cellule-Logique-Virtuelle |
| une 세포 logique 자신의 avec 유엔 테스트 en |
| time: 2011-12-04 size:154 KB KB tool:VHDL down: 0 |
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| 123.7shumaguanEDAfangzhen |
| 7-세그먼트 디지털 디스플레이 디코더 VHDL 언어 디자인 시뮬레이션 결과에서 디지털 디스플레이 7-세그먼트 디코더 디자인 CASE 문 및 VHDL 설계 방법 여러 수준의 학습을 배울 수. |
| time: 2011-12-04 size:490 KB KB tool:VHDL down: 1 |
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| 124.counter0_9 |
| 카운터! 9, 0에서 계산 하 고 다시 0으로. 기능 이미 구현 된 소스 코드의 무결성, 그리고 직접적으로 사용 될 수 있습니다. |
| time: 2011-12-04 size:39.0 KB KB tool:VHDL down: 0 |
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| 125.i2cslave_latest.tar |
| 표준 I2C 인터페이스를 구현 하는 I2C 컨트롤러 Verilog 소스 코드 |
| time: 2011-12-01 size:1.24 MB KB tool:VHDL down: 0 |
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